[컴퓨터공학기초설계및실험2 보고서] Latch & flip-flop design with/without reset/set

소개글

컴퓨터 공학 기초 설계 및 실험2 보고서
실험제목: Latch & flip-flop design with/without reset/set입니다.

목차

1. 제목 및 목적
2. 원리(배경지식)
3. 설계 세부사항
4. 설계 검증 및 실험 결과
5. 고찰 및 결론
6. 참고문헌

본문내용

SR 래치(SR-latch)
SR 래치(SR-latch)는 한 비트의 데이터 저장 기능을 갖는 회로를 말한다. 비동기식 SR 래치는 두 개의 입력 S와 R을 가지며 각각 S는 셋(SET), R은 리셋(RESET)을 의미한다. 출력으로는 Q와 Q’를 가지는데 이 둘은 보수관계에 있다. 기본 SR 래치는 두 개의 NOR 게이트의 결합으로 구성할 수 있다.
위의 결합된 회로에서 S입력을 “1”로 하면 출력 Q’(not-Q)는 “0”이 되고, Q는 “1”이 된다. 후에 S를 “0”으로 해도 출력은 그대로 유지된다. 이 상태를 래치의 셋(SET) 상태라고 한다. 반대로 R의 입력을 “1”로 하면 Q의 출력은 “0”이 되고 이후 R의 입력을 “0”으로 해도 Q의 출력은 “0”으로 유지된다.

<중 략>

R(RESET)=0, S(SET)=0 => 이전의 Q값 없으므로 Q, Q_bar=x(unknown) 상태이다.
R=1, S=0 => R이 입력되는 NOR gate의 출력은 다른 입력 값에 관계없이 ‘Low’가 된다. 즉, Q=0이 되고, Q_bar=1이 된다.
R=0, S=1 => S가 입력되는 NOR gate의 출력은 Q_bar=0, Q=1이 된다.
R=1, S=1 => Q=0, Q_bar=0이 된다. (두 출력이 서로 반대의 값을 가진다는 기본 조건 만족하지 못한다.)
R=1, S=0 => Q=0, Q_bar=1

<중 략>

=> D flip-flop의 RTL viewer를 살펴보면 D Latch 2개와 inverter 1개로 구성되어 있다. Display content 해보면 D latch는 또 and gate 2개, inverter, s-latch로 구성되어 있는 것이 보인다.
=> Enabled flip-flop는 D flip-flop과 2 to 1 multiplexer로 이루어져 있다. 여기서 2 to 1 mux는 2-input nand gate 3개와 inverter로 구성되어 있는 것이 보인다. D flip-flop은 d-latch 2개, inverter로 이루어져 있다.

참고 자료

플립플롭 위키백과/http://ko.wikipedia.org/wiki/%ED%94%8C%EB%A6%BD%ED%94%8C%EB%A1%AD#D_.ED.94.8C.EB.A6.BD.ED.94.8C.EB.9F.BD -flag.html?utm_source=feedburner&utm_medium=feed&utm_campaign=Feed:+blogspot/ZHplf+(Android)
D플립플롭/ http://kin.naver.com/qna/detail.nhn?d1id=11&dirId=1118&docId=138645039&qb=cG9zZWRnZSBjbGsgb3IgbmVnZWRnZSBzZXRfbiBvciBuZWdkZWdlIHJlc2V0X24=&enc=utf8&section=kin&rank=2&search_sort=0&spq=0&pid=RE%2BbDU5Y7vlssZdMcbNssssssts-422434&sid=Um@GlXJvLDgAAEQODYQ