"논리설계" 검색결과 221-240 / 25,178건

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  아주대 논리회로실험 설계 프로젝트 결과보고서

  [설계 Project. Up/Down Counter 설계]? 실험 목적- FPGA를 이용하여 Up ? Down Counter를 설계한다.? 작동 원리 설명1. ... 하지만 설계시 제한점으로, 오직 7개의 line밖에 사용할 수 없음을 유념해야 한다. ... 이론적으로 설계를 한 이 회로에 문제가 있는지는 컴파일을 통해서 확인을 할 수 있었다.

  리포트 | 8페이지 | 2,000원 | 등록일 2016.06.16

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  [VHDL][논리회로] 시계설계(서브모듈이용)

  [VHDL][논리회로] 시계설계(서브모듈이용)A+받은 설계 입니다플래그도 이용

  리포트 | 1,000원 | 등록일 2014.11.15 | 수정일 2021.06.09

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  09-논리회로설계실험-예비보고서

  과 목 : 논리회로설계실험과 제 명 : #9 순차회로 설계_카운터 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : ... A반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 4. 29논리회로설계 실험 예비보고서 #9실험 9. ... 순차회로 설계_카운터1.

  리포트 | 8페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  논리회로설계실험 메모리 설계

  1.VHDL 코드library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;entity ram

  리포트 | 3페이지 | 3,000원 | 등록일 2010.12.22

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  아주대학교 논리회로실험 설계 에비보고서

  [설계 Project. Up/Down Counter 설계]? 실험 목적- FPGA를 이용하여 Up ? Down Counter를 설계한다.? 작동 원리 설명1. ... Part별 설계 회로 분석[Switch Part] : Start/Stop 버튼오른쪽의 회로에서 각각의 두 버튼에 JK플립플롭을 사용하였다. ... 하지만 설계시 제한점으로, 오직 7개의 line밖에 사용할 수 없음을 유념해야 한다. 여기서는 74151 MUX를 이용해 보기에 간단한 회로를 구성하기로 하였다.

  리포트 | 6페이지 | 1,500원 | 등록일 2016.06.16

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  02 논리회로설계실험 예비보고서

  논리회로설계 실험 예비보고서 #2실험 2. 반가산기와 전가산기 설계1. ... 실험 목표VHDL을 이용하여 반가산기와 전가산기를 동작적 모델링과 자료 흐름 모델링으로 설계한다.그리고, 각 가산기의 논리회로를 그려본다.2.

  리포트 | 6페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  03 논리회로설계실험 예비보고서

  논리회로설계 실험 예비보고서 #3실험 3. 병렬가산기 설계1. ... Variable, Constant의 차이를 이해하고 이진화 십진법과 그 덧셈에 대해 알아본다.병렬가산기에 대해 이해하고, 직접 8비트 병렬가산기를 그려본다.VHDL을 이용하여 병렬가산기를 설계해본다

  리포트 | 5페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  01-논리회로설계실험-예비보고서

  과 목 : 논리회로설계실험과 제 명 : #1 기본게이트 설계 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A반 ... 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 3. 11논리회로설계 실험 예비보고서 #1실험 1. ... 이는 RTL 레벨이라고도 표현하는데 레지스터와 그 레지스터에 데이터를 로딩하고 조작하기 위한 제어 논리로 구성된다.

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  04-논리회로설계실험-예비보고서

  과 목 : 논리회로설계실험과 제 명 : #4 디코더 엔코더 설계 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A반 ... 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 4. 1논리회로설계 실험 예비보고서 #4실험 1. ... 따라서 각 분할 영역(a~g)은 입력 4개에 의해 출력을 결정 지어져야 한다.- 따라서 카노맵을 이용하여 논리회로를 설계해보면 다음과 같다.3.

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  05-논리회로설계실험-예비보고서

  과 목 : 논리회로설계실험과 제 명 : #5 조합회로 설계 (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : A반 4 ... 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 4. 8논리회로설계 실험 예비보고서 #5실험 1. ... 조합회로 설계1.

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  10-논리회로설계실험-예비보고서

  과 목 : 논리회로설계실험과 제 명 : #10 순차회로 설계_FSM (예비)담당교수 : 국태용 교수님담당조교 : 김태경 이희준 조교님학 과 : 전자전기공학과학 년 : 3반 & 조 : ... A반 4 조학 번 : 2011311307이 름 : 김영관제 출 일 : 2015. 5. 6논리회로설계 실험 예비보고서 #10실험 10. ... 『VHDL을 이용한 디지털 시스템 설계』 CENGAGE, 2008, ‘VHDL 모듈’- 12_순차회로+설계_+FSM PPT- http://satrol.tistory.com/13- http

  리포트 | 6페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  디지털회로설계이론 산술논리연산

  산술논리연산가산기반가산기 : 2진수 덧셈에서 두 개의 비트 A와 B를 더한 합 S와 자리올림(carry) C0를 출력하는 조합회로이다.가산기전가산기 : 두 개의 비트 A, B와 밑자리로부터의 ... 따라서 실제 회로에서는 주로 감산기를 별도로 설계하지 않고 가산기를 감산기로 사용한다.4bit 병렬 2진 가산기 블록도4진 병렬 가산기 및 가감산기10진수 5에서 7을 감산할 경우의

  리포트 | 13페이지 | 1,000원 | 등록일 2013.10.27

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  논리회로설계 진수변환기

  스케줄1주차2주차3주차설계목표 및 관련이론습득자료수집 & 회로도 작성예비 제안서 작성 & 발표부품구입 및 회로도 설계결과 측정 및 분석최종 보고서 작성 ... 진 수 변 환 기담 당 교 수 :담 당 조 교 :학 번성 명발표자목 차1설 계 목 표2회 로 도3설계결과4TROUBLE SHOOTING5사용부품& 내역6스케줄1. ... 설계목표설 계 내 용① 0~9까지의 의미를 지닌 10개의 입력값을 받는다.② 입력받은 값을 10진수로 7-segment에 표현한다.③ 입력받은 값을 3진수로도 7-segment에 표현한다

  리포트 | 9페이지 | 2,000원 | 등록일 2012.09.13

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  성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter

  성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter입니다.당시 한태희 교수님이셨고, 두번째 과제였습니다.8bit decimal Counter schematic

  리포트 | 1,000원 | 등록일 2017.05.23

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  데이터베이스 프로젝트(도스 파일 하나에 개념적 설계와 논리적 설계와 SQL 소스까지 포함 )

  .논리적 설계단계4.스키마를 MS-SQL 서버에 구축IF NOT EXISTS (SELECT nameFROM sys.databasesWHERE name = N'DBDB')CREATE ... GRADE가 정해진다.3.각 ROOM마다 최대인원(MAX_PERSON)이 정해져있다.4.ROOM의 GRADE에 따라 FEE가 달라진다.5.ROOM의 예약여부를 정할수있다.2.개념적 설계단계3

  리포트 | 12페이지 | 3,000원 | 등록일 2015.07.11

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  논리회로설계실험 프로젝트 8Bit 계산기

  논리회로설계 설계 보고서 #11. ... 설계 배경 및 목표논리회로설계 수업을 진행하며 학습한 내용을 활용하여 목표에 따른 논리회로를 설계한다.8bit 덧셈기를 구현하고 결과를 7 segment로 출력하는 회로를 설계하는 ... 토의이번 설계의 목표는 8비트 BCD 덧셈기를 설계하고, 그 결과를 7 segment로 출력하는 회로를 설계하는 것이었다.

  리포트 | 11페이지 | 2,000원 | 등록일 2015.04.17

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  논리회로 카운터 신호등 설계

  동기식 카운터를 사용하는 이유는 비동기카운터에 비해 논리 회로 구현이 복잡하기는 하지만 동시에 Clock가 인가 되므로 모든 플립플롭이 동시에 동작 따라서 한 단의 전파지연만 존재하게 ... J와 K 입력은 모두 1이 되어야 합니다.플립 플롭의 입력 함수는 간단하게 하위비트의 논리적 AND이다.JKZ00Q01010111Q'Ja = Ka = 1Jb = Kb = AJc = ... 설계 목적, 2. 사용계기 및 부품, 3. 설계 이론 및 개요)1.

  리포트 | 5페이지 | 3,500원 | 등록일 2012.07.09

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  논리 설계 및 실험, 부산대학교, 논리 설계 텀프로젝트, 디지털 시계 설계 (예비,결과 보고서 및 PPT 포함)

  이 프로그램은 부산대학교 논리설계및 실험 과목 텀프로젝트 디지털 시계 소스코드입니다.본 프로그램에는 PPT(30장 이상) 예비보고서 (30장 이상) , 결과 보고서(80장 이상)이

  리포트 | 10,000원 | 등록일 2014.12.22 | 수정일 2016.02.10

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  [대충] 예비 순차논리회로 설계 및 구현(1)

  디지털공학실험(예비보고서)실험 : 순차논리회로 설계 및 구현(1)1. 실험 목적가. 4상태를 가진 상태도(state diagram)를 회로로 구현하고 동작을 확인한다.나. ... T-플립플롭을 이용한 4비트 리플 카운터를 설계하고 구현한다.다. 최대 동작 주파수와 전달 지연(propagation delay)을 측정한다.2. ... 실험 목적에 대해서 스스로 생각해 보고 기술하라.이 장의 실험 목적은 앞서 실험목적에 나와 있듯이 상태도를 이해하여 회로를 구현하는 것이며, T-플립플롭을 이용하여 리플 카운터를 설계하는

  리포트 | 3페이지 | 1,000원 | 등록일 2015.01.17

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  [대충] 결과 순차논리회로 설계 및 구현(1)

  디지털공학실험(결과보고서)실험 : 순차논리회로 설계 및 구현(1)◆실험가. 4비트 이진 리플 카운터를 구성하고 다음의 표를 완성하라.클럭출력십진수(DSTM1)Q3Q2Q1Q00LLLL01LLLH12LLHL23LLHH34LHLL45LHLH56LHHL67LHHH78HLLL89HLLH910HLHL1011HLHH1112HHLL1213HHLH1314HHHL1415HHHH15위의

  리포트 | 3페이지 | 1,000원 | 등록일 2015.01.17

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