"베릴로그verilog" 검색결과 241-260 / 314건

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  부동 소수점 곱셈기 논리 회로 설계(32비트)

  리포트 | 3,000원 | 등록일 2013.07.21

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  [Flowrian] 래치와 플립플롭들의 Verilog 설계 및 시뮬레이션 검증

  언어로 모델링된 코드도 제공되고 있다.모든 모듈들은 Verilog 언어로 모델링 되었으며 시뮬레이션에 의해서 검증된 파형을 제공하고 있다.디지털 논리회로를 배우거나 Verilog ... 플립플롭이어떻게 진화되어 가는지를 상호 관계를 소개하면서 순차적으로 설명하고 있다.최근에는 합성 CAD 툴을 사용하면 논리회로도는 자동으로 생성되므로 레지스터 전송 수준에서 래치와 플립플롭을 Verilog

  리포트 | 37페이지 | 2,500원 | 등록일 2011.09.02

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  [Flowrian] Subtract-Shift 방식 나눗셈 회로의 Verilog 설계 및 시뮬레이션 검증

  본 문서에서는 아래의 모듈들은 Verilog 언어로 설계하여 시뮬레이션 검증을 하였다.- 2 입력 8 비트 멀티플렉서 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 비트폭 ... 나눗셈 회로의 최상위 모듈 : 구조수준 Verilog 설계 및 시뮬레이션 검증Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다. ... 확장 가능한 시프트 레지스터 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 9 비트 Ripple-Carry 덧셈기 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 9

  리포트 | 32페이지 | 3,000원 | 등록일 2011.10.05

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  [Flowrian] 60 to 1 Frequency Divider (TTL 7457)의 Verilog 설계 및 시뮬레이션 검증

  3. 5진 카운터의 Verilog 설계 및 시뮬레이션 검증 - 동작 사양5진 카운터는 입력된 클럭을 5대 1로 분주하는 회로이다.리셋 단자 rst는 Active High 로

  리포트 | 16페이지 | 1,000원 | 등록일 2014.04.26 | 수정일 2014.05.16

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  8bit booth multiplier

  베릴로그로 기술된 booth 알고리즘의 8비트 곱셈기 설계booth algorithm을 응용하여 연속된 1이 있을 경우 빠르게 연산하는 곱셈기의 설계도 입니다. ... 환경은 Verilog HDL이며, verilogger나 모델심으로 구동합니다. 모듈간의 구분은 파일로 나누었으며, 각각의 instantiation은 top에서 물려 있습니다.

  리포트 | 무료 | 등록일 2004.08.30 | 수정일 2017.03.08

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  [Flowrian] 패턴 감지 유한상태머신 회로의 Verilog 설계 및 시뮬레이션 검증

  감지 상태도 : 구조 수준 유한상태머신 모델링 Verilog 설계 및 시뮬레이션 검증Verilog 언어를 이용하여 유한상태머신 설계를 배우려는 분에게 도움이 된다. ... .- 패턴 감지 상태도 : RT 수준 Moore 상태도를 모델링 Verilog 설계 및 시뮬레이션 검증- D 플립플롭 : D 플립플롭의 Verilog 설계 및 시뮬레이션 검증- 패턴

  리포트 | 18페이지 | 1,500원 | 등록일 2011.09.14 | 수정일 2014.08.19

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  [Verilog] Inverse Quentization을 수행하는 코드

  Verilog 코드1. ... Verilog Coding? Waveform 해석? 회의록 작성? Verilog Coding? Algorism 연구? 보고서작성? C++검증? Waveform 해석? ... 설계 계획- 프로젝트 착안점이번 Project의 첫번째 Main Point는 Verilog HDL의 응용이다.

  리포트 | 26페이지 | 1,500원 | 등록일 2010.09.09

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  Verilog HDL 언어를 이용한 음료수 자판기 설계

  ..FILE:[Content_Types].xml..FILE:_rels/.rels..FILE:ppt/slides/_rels/slide9.xml.rels..FILE:ppt/slides/_rels/slide10.xml.rels..FILE:ppt/slides/_rels/sli..

  리포트 | 29페이지 | 3,200원 | 등록일 2010.12.29

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  [Flowrian] Braun Array Multiplier 회로의 Verilog 설계 및 시뮬레이션 검증

  설계 및 시뮬레이션 검증4x4 BAM 곱셈기 : 구조수준 Verilog 설계 및 시뮬레이션 검증Verilog 언어를 이용하여 전가산기 배열로 구성되는 곱셈기 설계방식을 배울 수 있다 ... 모듈은 레지스터 전송수준 (RTL, Register Transfer Level)에서 설계되었고, 상위 모듈들은 하위 모듈들의 조합으로 구조수준에서 설계되었다.전가산기 : RT 수준 Verilog

  리포트 | 14페이지 | 1,500원 | 등록일 2011.10.01

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  Verilog를 이용한 디지털 도어락 설계(Digital doorlock)

  하나 받을 때마다 하나씩, 총 네 개로 구성Block Diagram보드 사진초기상태(Close)문 열림상태(Open)비밀번호 설정상태에러 상태 - 비밀번호 입력 3회 이상 오류시Verilog

  리포트 | 21페이지 | 2,000원 | 등록일 2010.07.15

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  verilog를 이용한 stopwatch 구현

  module clock_sec(clk, rst, stop_restart, real_A, enable_10sec); input clk, rst, stop_restart; output [3:0] real_A; output enable_10sec; reg [3..

  리포트 | 7페이지 | 5,000원 | 등록일 2010.06.22 | 수정일 2024.01.29

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  Verilog 를 이용한 직접 메모리 액세스(Direct Memory Access, DMA) 구현 (컴퓨터 아키텍쳐 실습)

  Computer Architecture LabLab 09: DMA1. 실험 목표Direct Memory Access(DMA)를 통해 CPU의 효율을 높인다.2. 내용* Main Memory, DMA controller와 I/O Device를 모듈로 구현한다.* Bus의..

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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  [Flowrian] Wallace Tree 구조 곱셈기의 Verilog 설계 및 시뮬레이션 검증

  전가산기의 Verilog 설계 및 검증3. 16 비트 Carry Save Adder 모듈의 Verilog 설계 및 검증4. 16 비트 Partial Product 계산 모듈의 Verilog ... Wallace Tree 곱셈기 최상위 모듈의 Verilog 설계 및 검증 ... Wallace Tree 구조 곱셈기 회로의 Verilog 설계 및 검증2.

  리포트 | 27페이지 | 3,000원 | 등록일 2011.10.31

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  [Flowrian] 8 Bit Adder 구조의 Verilog 설계 및 시뮬레이션 검증

  언어로 모델링 되었으며 시뮬레이션에 의해서 검증된 파형을 제공하고 있다.디지털 논리회로를 배우거나 Verilog 설계를 배우려는 분에게 도움이 되는 문서이다. ... 사용하기 때문에 적은 면적으로 덧셈기를 구현할 수 있지만 딜레이는 LSB의 캐리 입력에서 MSB의 캐리 출력까지 최장 경로가 이루어지므로 덧셈 속도가 느린 단점이 있다.8비트 가산기는 Verilog

  리포트 | 16페이지 | 2,500원 | 등록일 2011.09.04

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  verilog를 이용한 부호있는 4bit 곱셈기(multiplier) 설계 및 분석

  2011 Mid-term Exam ReworkProblem 7 – (d) verilog coding, testbench, simulation 분석signed multiplier 4x4module

  리포트 | 10페이지 | 1,500원 | 등록일 2011.12.18

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  [Flowrian] Fibonacci 행렬 생성 회로의 Verilog 설계 및 시뮬레이션 검증

  가변 가능한 Ripple-Carry 덧셈기의 Verilog 설계 및 검증3. 가변 가능한 Register 의 Verilog 설계 및 검증4. ... 종류의모듈을 설계할 수 있도록 가변적인 Verilog 코딩을 하였다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. ... Fibonacci 행렬 생성 회로의 Verilog 설계 및 검증

  리포트 | 15페이지 | 1,500원 | 등록일 2011.12.08

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  이용석 교수님 MIPS 설계 프로젝트

  [1] main 함수설계순서를 각 모듈부터 만들라는 힌트를 받았지만 전체 구성을 짜보는 것이 좋다고 생각하여 먼저 위의 block diagram을 먼저 만들었다. 각 모듈 단에 사용할 변수들의 이름을 정하고 변수끼리의 연결을 생각하였다.[2] Program Counte..

  리포트 | 6페이지 | 3,000원 | 등록일 2010.06.27

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  [Flowrian] 디지털 열쇄 잠금 회로의 Verilog 설계 및 시뮬레이션 검증

  RT 수준 Verilog 설계 및 시뮬레이션 검증- 데이터 패스 : 구조수준 Verilog 설계 및 시뮬레이션 검증- 제어기 : RT 수준 Verilog 설계 및 시뮬레이션 검증- ... 본 문서에서는 아래의 모듈들은 Verilog 언어로 설계하여 시뮬레이션 검증을 하였다.- 4개의 BCD 숫자의 동일 여부 판단 : RT 수준 Verilog 설계 및 시뮬레이션 검증- ... 4 비트 레지스터 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 4 비트 4 깊이 시프트 레지스터 : 구조수준 Verilog 설계 및 시뮬레이션 검증- 3 비트 카운터 :

  리포트 | 36페이지 | 2,000원 | 등록일 2011.10.04

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  [verilog]DE2 Text LCD 제어기 설계 와 응용

  [실습 9: text LCD 제어기 설계 및 응용]1. 목적textLCD 장치와의 인터페이스 설계를 통하여 주변장치의 datasheet에서 제시하는 요구조건을 만족하는 인터페이스의 설계 능력을 갖춤2. 기초지식- textLCD 장치의 인터페이스 타이밍도 이해LCD인터페..

  리포트 | 26페이지 | 2,000원 | 등록일 2010.04.29

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  verilog를 이용한 spartan led 제어

  FPGA Prototyping Using Verilog Examples - Chu, Pong P4. Real XILINX FPGA World 8.1 - 김혁,박경윤,정명진5. ... 하며 공부해 왔던 것을 총 정리해 사용할 수 있는 좋은 기회였다.아직까지 잘 정리되지 않았던 내용을 정리할 수 있었고, verilog라는 언어에 대해서도 프로젝트를 진행하며 많이 ... Verilog Coding for Logic Synthesis - Weng Fook LEE`timescale 1ns / 1ps`define led0 8'b10000000`define

  리포트 | 17페이지 | 3,000원 | 등록일 2010.10.27

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