"논리설계" 검색결과 281-300 / 25,178건

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  논리설계 및 실험 부동소수점

  2008년 1학기 “논리설계 및 실험” 실습 안내서"논리설계 및 실험" 실습 안내★ 제목: decimal을 float number로 바꾸기1. 목적?

  리포트 | 6페이지 | 1,000원 | 등록일 2010.11.14

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  [논리회로설계실험]1bit 비교기 와 4bit 비교기

  1. 실험 내용 1) 1bit 비교기두 입력이 서로 같은지 또는 다른지를 비교하여 알려주는 회로로써 두 입력이 같으면 '1'을 출력하고, 다르면 '0'을 출력하는 회로 2) 4bit 비교기① 두 입력이 같으면 EQ='1' , 나머지는 '0' 을 출력.② A값이 B..

  리포트 | 5페이지 | 1,000원 | 등록일 2015.07.07

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  논리회로실험17 동기식 카운터의 설계

  논리회로실험 결과 보고서실험. ... - 현재상태의 000 -> 100 의 순차를 100-> 000 으로 바꾸어 표를 그린후 동기식 카운터 설계 방법에 따라 위 실험에서와 마찬지로 다음상태표, 여기표, 카르노맵, 논리함수구현 ... 현재상태에 대한 다음상태의 테이블을 보고 JK플립플롭의 여기표를 사용해 카르노맵으로 간단히 한후 각각의 플립플롭의 입력에 들어가는 논리함수를 알 수 있었다.

  리포트 | 3페이지 | 1,000원 | 등록일 2012.09.08

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  01 논리회로설계실험 예비보고서(And,or gate)

  논리회로설계 실험 예비보고서 #1실험 1. 기본게이트 설계1. ... XOR 게이트배타적 OR(Exclusive OR) 게이트의 출력은 두 개의 입력이 반대 논리일 때만 High 가 된다.3. ... 회로의 입, 출력간의 관계를 기술하며, 회로의 내부, 물리적 구현에 대한 상세한 사항은 기술하지 않는다.설계자는 빠른 설계와 검증이 가능하고 합성도구를 통해 설계 최적화, 물리적 구현기술로

  리포트 | 8페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  04 논리회로설계실험 예비보고서(인코더,디코더)

  논리회로설계 실험 예비보고서 #4실험 4. 디코더 엔코더 설계1. ... 예를 들어 10진수나 8진수를 입력으로 받아들여 2진수나 BCD와 같은 코드로 변환해 주는 조합논리회로이다. ... 실험 목표VHDL 코드를 이용해 Decoder, Encoder 비교기를 설계하는 방법을 익힌다.두 비교기는 Behavioral 표현 방식과 Data Flow 표현 방식으로 설계 한다

  리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  실험1 실험(1) 프로젝트 디지털논리회로 도어락 설계

  논리식으로 표현하면 논리곱이라고도 한다. ... PROJECT 개요한 학기동안 디지털논리회로 과목에서 배운 전반적인 이론들을(기본논리게이트, 카운터 jk플립플롭, d플립플롭 등을 )을 사용하여 실험했던 관련 이론들을 복합적으로 사용하여 ... 프로젝트에서는 기본논리게이트중 NOT게이트(74LS04)와 AND게이트(74LS21 4입력)을 사용하였다.

  리포트 | 12페이지 | 2,000원 | 등록일 2014.09.21

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  논리회로설계실험 스텝모터 제어기의 설계

  1.VHDL 코드library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity motor2_rot isport (CLK_4M : In s..

  리포트 | 6페이지 | 3,000원 | 등록일 2010.12.22

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  논리회로 설계실험 mux

  Multiplexer 설계1.

  리포트 | 7페이지 | 1,000원 | 등록일 2009.07.10

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  논리회로 설계 실험 계산기 설계

  계산기 설계1. ... Introduction1)LCD를 이용하여 계산기를 설계 할 수 있다.2)LCD출력 특성에 대해 알 수 있다.3)FPGA 보드에 있는 다양한 스위치들을 다뤄 볼 수 있다.4)여러 개의 ... STD_LOGIC;operand : in STD_LOGIC_VECTOR (3 downto 0));end data_gen;표 data_gen entityㄱ)실습해야할 내용☞ 4비트 덧셈/뺄셈기 설계

  리포트 | 21페이지 | 1,000원 | 등록일 2009.07.10

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  논리설계실험 chap 01 논리게이트설계

  .- 기본적인 아이콘의 기능- 새로운 Project, Source 만들기- Simulator 작동시키기이론으로만 알고 있는 논리게이트 ( AND, OR, XOR )를 직접 설계해본다 ... .- Entity 지정, 변수( 입력, 출력 )- Architecture 설계 ( AND, OR, XOR 게이트로 architecture 구현 )Simulator 과정 중에 생기는 ... 수정하여 올바른 결과 값을 얻는다.- Testbench 를 직접 작성하여 Simulator로 입, 출력 signal을 확인Problem StatementAND, OR, XOR 게이트 설계

  리포트 | 5페이지 | 1,000원 | 등록일 2008.10.26

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  01 논리회로설계실험 결과보고서(And, or gate)

  논리회로설계 실험 결과보고서 #1실험 1. 기본게이트 설계1. ... 논리회로 설계 시에는 동작적 모델링과 자료 흐름 모델링 2가지 방법을 이용하여 설계한다. ... 고찰생소한 VHDL을 이용하여 AND, OR 게이트를 설계 해보고, 주어진 진리표에 맞는 논리회로를 설계하였다.

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  논리회로-디지털시계 설계 텀프로젝트 발표자료

  ..PAGE:1Digital logic designTerm project11조..PAGE:2topic..PAGE:3Topic : 디지털 시계..PAGE:4Design process..PAGE:5Step 1 : find possible stateEMH000시간 조절모드0..

  리포트 | 15페이지 | 1,000원 | 등록일 2013.12.22

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  04 논리회로설계실험 결과보고서(인코더,디코더)

  논리회로설계 실험 결과보고서 #4실험 4. 디코더 인코더 설계1. ... 실험 목표디코더 인코더에 대해 이해하고 VDHL을 이용해 설계해본다.이 때, 디코더 설계시에는 동적적 표현(if문)과 자료흐름적 표현(when ~ else 문)을 사용하고 인코더 설계 ... 설계하려는 시스템에 따라 각 표현 방식을 선택하고 표현 방식 내에서도 여러 가지 방법 중 적절히 취사선택하여 설계 하면 될 것이다,

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  03 논리회로설계실험 결과보고서(병렬가산기)

  논리회로설계 실험 결과보고서 #3실험 1. 정류회로1. ... 매우 간단하게 설계가 되었는데,SUM ... (2) VHDL 코딩1) 소스코드2) 테스트 벤치 코드3) Wave Form4) 결과 분석이번엔 VHDL을 이용하여 병렬 가산기를 설계하였다.

  리포트 | 5페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  [디지털논리회로] 커피자동판매기 설계

  설계 프로젝트 결과보고서 2011 년도 1 학기 커피 자동판매기 설계목 차 설계 사양 변수 결정 ( 입력 , 출력 , 상태 ) Flip-Flop 의 결정 상태도 (State diagram ... ) 상태표 (State table) 간소화 ( 카르노맵 이용 ) 회로 설계 시뮬레이션 Case 1. 250 원에서 50 원이 입력되었을 때 Case 2. 250 원에서 100 원이 ... 입력되었을 때 Case 3. 200 원에서 100 원이 입력되었을 때 프로젝트 결과 및 고찰 - 1 -설계 사양 커피 한잔의 값은 300 원이고 , 동전은 100 원짜리와 50 원

  리포트 | 25페이지 | 2,000원 | 등록일 2011.06.29

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  디지털 논리회로 VHDL 코딩 과제 4bit full adder 설계

  1. 실험목표이번 실험의 목표는 4bit full adder를 VHDL언어로 코딩하여 ModelSim프로그램으로 시뮬레이션하는 것이었다. (단 XOR를 사용하지 않는다.)2. 실험과정 및 소스코드4bit full adder를 작성하기에 앞서 4bit fulladder의..

  리포트 | 16페이지 | 2,000원 | 등록일 2014.10.13 | 수정일 2015.12.07

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  아주대 논리회로 프로젝트1 이름학번 출력 VHDL 설계

  논리회로 V H D L 프로젝트 과제목 차1. 프로젝트 문제 (설계 조건)2. 프로젝트 문제 분석 (설계 예상 방향)3. 소스 코드4. Testbench 코드5. ... 추가적인 설계 Ⅰ: 다른 방식의 설계 (입력이 ASCII CODE)9. 추가적인 설계 Ⅱ: 다른 방식의 설계 (입력이 Integer : 십진수)1. ... 프로젝트 문제 분석 (설계 예상 방향)이번 프로젝트는 VHDL 프로그램을 사용하여 입력에 자신의 학번과 이름을 넣어 7-Segment에 출력시키는 설계를 하는 것이다.먼저 주어진 설계

  리포트 | 18페이지 | 4,500원 | 등록일 2014.10.04 | 수정일 2018.12.02

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  [논리회로] 디지털시계 설계 텀프로젝트 제안서

  Digital Logic Term Project Proposal수강번호132411 조■ Title : 24시간 표현 디지털시계■ Objective24시간이 표현되는 디지털시계를 논리회로

  리포트 | 2페이지 | 1,000원 | 등록일 2013.02.06

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  [직업지론설계] 청소년기의 발달과업과 진로설계의 중요성에 대해 논리적으로 설명하시오

  [직업지론설계] 청소년기의 발달과업과 진로설계의 중요성에 대해 논리적으로 설명하시오목 차Ⅰ. 서론Ⅱ. 본론1. ... 따라서 본론에서는 청소년기의 발달과업과 진로설계의 중요성에 대해 논리적으로 설명해 보겠다.Ⅱ. 본론1. ... 청소년 진로설계의 중요성에 대해Ⅲ. 결론참고문헌Ⅰ.

  리포트 | 6페이지 | 2,000원 | 등록일 2014.10.24

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  Logics를 이용한 논리회로 설계보고서

  2010년 논리회로 설계보고서목 차1. 시뮬레이터 요약2. 설계 1: 기본 논리게이트 설계 및 구현3. 설계 2: 불 대수와 드모르간의 정리 설계 및 구현4. ... 실험 1: 기본 논리게이트 설계 및 구현① NOT 게이트 구성▶ 시뮬레이션 구성▷ 시뮬레이션 결과▶ 결과 표NOT_ANOT_X0110② OR 게이트 구성▶ 시뮬레이션 구성▷ 시뮬레이션 ... 설계 3: Exclusive-OR 게이트 설계 및 구현5. 설계 4: 가산기와 감산기 설계 및 구현6. 설계 5: 인코더와 디코더 설계 및 구현7.

  리포트 | 71페이지 | 6,000원 | 등록일 2011.04.24

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