"디지털 시스템 설계 및 실험" 검색결과 21-40 / 2,264건

• 

  현대자동차 R&D 포트폴리오 면접 템플릿, 면접관이 더 물어볼 거 없다고 한 양식

  연결 , SW 제어로직 작성 - 센서 데이터를 DAQ 아날로그 / 디지털 입출력으로 수집 - Labview 를 활용 , 상태머신 로직으로 시스템 제어 결과 : 계측시스템설계 과목 A0 ... 공학수학 기계전자공학 고체역학 의용신호처리 생체재료학 컴퓨터응용해석 바이오센서 기계 실험 2 의용계측 시스템설계 컴퓨터프로그래밍 실습 미분적분학 확률및통계학 일반 생물학 선형 대수학 ... 졸음운전 방지 모니터링 시스템 설계 및 제작 설명 : 심박센서와 조도센서 온도센서로 회로 설계 후 , 졸음 유무와 값을 매핑하는 시스템 제어로직 작성 역할 : DAQ- 센서 데이터

  ppt테마 | 8페이지 | 9,900원 | 등록일 2021.12.10 | 수정일 2024.04.04

  다운로드 장바구니
• 

  논리회로 텀 프로젝트 기말과제

  논리회로 과제 #3(3.1) 4개의 2진 상태변수를 갖고 1개의 2진 출력변수를 갖는 디지털 시스템(순차회로)에 대한명제를 1개 설정하고 상태표 및 상태도를 작성하시오.장그래는 아직 ... 수행하고 그 결과를 설계한 진리값과 비교하시오.000(A) 입력 0이면 000(A)으로 가고, 000(A)입력 1이면 001(C)로 가고001(C) 입력 0이면 001(C)로 가고 ... 이 순서를 합격하면 정직원이 되는시스템이다. 회의세팅에 합격하면 문서정리를 한다. 불합격한다면 커피세팅을 한다. 커피세팅을 합격하면 문서정리를 한다.

  리포트 | 11페이지 | 1,500원 | 등록일 2021.08.17 | 수정일 2022.05.04

  다운로드 장바구니
• 

  논리회로 텀 프로젝트 기말과제

  H/W#3(3.1) 4개의 2진 상태변수를 갖고 1개의 2진 출력변수를 갖는 디지털 시스템(순차회로)에 대한명제를 1개 설정하고 상태표 및 상태도를 작성하시오. ... 수행하고 그 결과를 설계한 진리값과 비교하시오.001(O)상태에서입력 0 출력 0001(O)상태에서입력 1 출력 1010(B)상태에서입력 0 출력 0101(K)상태에서입력 0 출력 ... 로직웍스 등등을 이용하여 회로도를 그리시오.000(A)상태에서 입력 0 출력 0000(A)상태에서 입력 1 출력 0010(B)상태에서입력 1 출력 0(3.5) 구성한 회로에 대한 모의실험을

  리포트 | 10페이지 | 1,500원 | 등록일 2021.08.17 | 수정일 2022.04.20

  다운로드 장바구니
• 

  논리회로 텀 프로젝트 기말과제

  논리회로 기말 과제(3.1) 4개의 2진 상태변수를 갖고 1개의 2진 출력변수를 갖는 디지털 시스템(순차회로)에 대한명제를 1개 설정하고 상태표 및 상태도를 작성하시오.1. ... 수행하고 그 결과를 설계한 진리값과 비교하시오.000(A)상태에서 입력 0000 → 001(A) (C)011(B) 상태에서 입력 0011 → 011(B) (B)001(C) 상태에서 ... XQ _{3} Q _{2}00011110000000010000110011100010(8.1) Logic Works를 이용하여 회로도를 그리시오.(8.2) 구성한 회로에 대한 모의실험을

  리포트 | 19페이지 | 1,500원 | 등록일 2021.08.17 | 수정일 2022.04.20

  다운로드 장바구니
• 

  디지털 시스템 설계 및 실습 디멀티플렉서 설계 verilog

  디멀티플렉서 설계1.

  리포트 | 5페이지 | 1,000원 | 등록일 2020.11.02

  다운로드 장바구니
• 

  디지털 시스템 설계 및 실습 인코더 설계 verilog

  인코더 설계1. 실습 목적인코더는 2^n 개의 입력을 받아서 n개의 인코딩된 결과를 출력한다. ... 따라서 이번 실습에서는 입력에 우선순위를 두고 우선순위가 높은 입력에 대해서만 인코딩 결과를 출력하는 우선순위 인코더를 설계한다.2.

  리포트 | 4페이지 | 1,000원 | 등록일 2020.11.02

  다운로드 장바구니
• 

  디지털 시스템 설계 및 실습 업다운 카운터 설계 verilog

  일상생활에서는 10진수를 주로 사용하므로, 이 실습에서는 10진수를 2진수로 표현하는 BCD 카운터를 설계한다. ... BCD카운터는 0에서 9까지 카운트 하므로 앞에서 설계한 UP-Down 카운터와 마찬가지로 10개의 상태를 정의하고, 클럭의 상승 에지에서 1씩 증가하도록 한다. ... 그리고 각 상태에서 0에서 9까지의 수를 각각 출력하도록 설계한다. 이 실습을 통해서는 상태 천이를 위한 여러 가지 조건을 순차회로에 적용하는 방법에 대해 알아본다.2.

  리포트 | 4페이지 | 1,000원 | 등록일 2021.03.24

  다운로드 장바구니
• 

  디지털 시스템 설계 및 실습 패리티검사기 설계 verilog

  1. 실습목적패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다. 수신측에서는 송신 측에서 전송한 데이터에 대해 데이터에 포함된 ‘1’의 개수를 카운트하여 오류가 발생했는지 판단한다. 이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 ..

  리포트 | 3페이지 | 1,500원 | 등록일 2020.11.02

  다운로드 장바구니
• 

  고려대학교 디지털시스템실험 A+ 11주차 결과보고서

  디지털 시스템 설계 및 실험 결과보고서이름 :학번 :실험제목Simple Computer-Data Path실험목표① 컴퓨터 시스템의 기본적인 구조를 이해한다.② 입력된 명령을 수행하는 ... 또한 입력값과 출력값이 서로서로 연결되어 있는 구조를 코딩할 때에는 알맞은 값이 잘 입력되고 있는지 확인하는 것이 중요하다는 것을 깨달았습니다.디지털 시스템 설계 및 실험 2022 ... Data Path 모듈을 설계 및 구현하고 검증한다.③실험결과1.

  리포트 | 5페이지 | 2,000원 | 등록일 2023.06.21

  다운로드 장바구니
• 

  디지털 시스템 설계 및 실습 병렬 직렬 변환회로 설계 verilog

  이 실습을 통해 시프트 레지스터의 동작과 이를 응용한 설계에 대해 알아본다.2. ... 따라서 병렬 입력을 갖는 시프트 레지스터를 이용하면, 병렬로 입력된 데이터를 매 클럭마다 1비트씩 출력시키는 병렬-직렬 변환회로도 설계할 수 있다.

  리포트 | 3페이지 | 1,000원 | 등록일 2021.03.24

  다운로드 장바구니
• 

  고려대학교 디지털시스템실험 A+ 13주차 결과보고서

  디지털 시스템 설계 및 실험 결과보고서이름 :학번 :실험제목Simple Computer실험목표①컴퓨터 시스템의 기본적인 구조를 이해한다.②하나의 프로그램을 Simple Computer를 ... 또한 곱셈을 구현하기 위해 덧셈과 뺄셈을 이용한다는 점이 흥미로웠습니다.디지털 시스템 설계 및 실험 2022 전기전자공학부 ... Text LCD 작동 사진토의이번 실험을 통해 Simple Computer의 동작을 구현해 보고 이해할 수 있었습니다.

  리포트 | 8페이지 | 2,000원 | 등록일 2023.06.21

  다운로드 장바구니
• 

  순차검출기와 32x8 sram verilog 설계

  제목 - 실험 결과 보고서실습 목적앞에서 실습한 순차회로 설계는 상태가 천이하는 조건이 단순했는데, 입력이 많아지고 조건이 복잡해지면 상태 천이 조건도 복잡해진다. ... 다양한 조건을 가진 순차회로를 설계함으로써 순차논리회로의 설계 과정을 깊이 이해한다.Verilog설계- 순차 검출기의 상태도- Verilog 코드 기술SD.vmodule SD(stepCLK

  리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19

  다운로드 장바구니
• 

  7세그먼트FND디코더 verilog 설계

  제목7-세그먼트 FND 디코더 설계실습 목적하나의 7-세그먼트 FND는 한 자리의 16진수를 출력할 수 있다. ... 실습에서는 스위치 입력으로 저장된 0x0~0xF사이의 한 자리 16진수를 한 자리 7-세그먼트에 출력하고, 8비트의 슬라이드 스위치로 입력된 두 자리 16진수를 출력하기 위해 디코더를 설계한다

  리포트 | 4페이지 | 2,000원 | 등록일 2020.12.19

  다운로드 장바구니
• 

  우선순위 인코더 verilog 설계

  제목인코더 설계실습 목적및 배경인코더는 2^n개의 입력을 받아서 인코딩된n개의 출력을 발생시킨다. ... .우선순위 인코더를Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라. ... 따라서 이번 실습에서는 두 개 이상의 입력이 ‘1’ 일 때 우선순위에 의해 하나의 입력에 대한 인코딩 결과를 출력하는 우선순위 인코더를 설계해본다.실습 내용실습결과진리표 작성과Schematic설계입력출력d7d6d5d4d3d2d1d0a2a1a0V00000000xxx00

  리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

  다운로드 장바구니
• 

  BCD가산기 verilog 설계

  제목BCD 가산기 설계실습 목적BCD는 디지털에서 사용하는 2진 코드를 이용해 10진수를 표현한 값이다. ... 일상생활에서는 10진수를 사용하지만 디지털 연산은 2진수를 기반으로 하므로, 디지털 연산에 의한 결과는 10진수로 변환되어야 한다. ... 이 실습에서는 BCD로 입력되는 두 수를 더한 2진 결과를 다시 BCD로 출력하기 위해 BCD로 변환하는 과정을 실습한다.실습 내용실습결과Verilog설계- BCD 가산기의 Verilog

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

  다운로드 장바구니
• 

  패리티체크 verilog 설계

  제목패리티 검사기 설계실습 목적패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다. ... 이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 대해 알아본다.실습 내용실습결과Verilog, VHLD설계1. ... 홀수 패리티 비트가 포함된 8비트를 입력받아 오류가 없으면 ‘0’을 출력하고, 오류가 발생하면 ‘1’을 출력하는 패리티 검사기를 Verilog로 설계하라.ParityCheck.vtb_ParityCheck.vmodule

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

  다운로드 장바구니
• 

  병렬-직렬 변환회로 verilog 설계

  이 실습을 통해 시프트 레지스터의 동작과 이를 응용한 설계에 대해 알아본다.실습 내용실습결과Verilog, VHLD설계1. ... 제목병렬-직렬 변환회로 설계실습 목적레지스터는 데이터를 저장하기 위해 사용되는 기억장치다. ... 따라서 병렬 입력을 갖는 시프트 레지스터를 이용하면, 병렬로 입력된 데이터를 매 클럭마다 1비트씩 출력시키는 병렬-직렬 변환회로도 설계할 수 있다.

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

  다운로드 장바구니
• 

  업다운 카운터 verilog 설계

  그리고 각 상태에서 0에서 9까지의 수를 각각 출력하도록 설계한다. ... 제목동기식 BCD 카운터 설계실습 목적동기식 카운터는 순차논리회로에서 예제로 가장 많이 사용된다. ... 일상샐활에서는 10진수를 주로 사용하므로, 이 실습에서는 10진수를 2진수로 표현하는 BCD 카운터를 설계한다.

  리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

  다운로드 장바구니
• 

  크기비교기 verilog 설계

  이번 실습을 통해 Verilog의 구조적 설계 방법에 대해 배워 본다.Verilog, VHLD설계 ... 제목 - 크기비교기 설계실습 목적크기 비교기 회로는 두 수 중에서 한 수가 크고, 같고, 작다는 것을 결정하는 회로이다. 이 회로는 조합논리회로이며 두 수를 비교한다.

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

  다운로드 장바구니
• 

  클럭분주회로설계 verilog 설계

  제목클럭 분주회로 설계실습 목적많은 디지털 회로에서 클럭을 분주하여 사용한다. ... 배운다.실습 내용실습결과Verilog, VHLD설계1. ... 클럭을 분주하는 방법은 다양하지만, 이번 실습에서는 순차논리회로에 의해 상태를 정의하고 일정한 조건에 의해 상태가 천이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를

  리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

  다운로드 장바구니