"clock" 검색결과 21-40 / 20,865건

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  디지털실험 - 실험 10. 4-Phase clock 발생기 결과

  과 에서는 4상 클럭(4-phase clock)에 대해 알아보는 실험이었다. ... 는 위의 실험들과는 달리 3상 클럭(3-phase clock)회로를 구성하는 실험이었다. ... , 클럭(CLK)입력에 구형파를 인가하여 QA와 QB를 출력하는 4상 클럭(4-phase clock)회로를 구성하는 실험이었다.

  리포트 | 1,500원 | 등록일 2017.04.02

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  The Rape of the Lock canto 3

  The Rape of the Lock - canto 3사소한 것과 큰 것 사이의 부조화알렉산더 포프(Alexnader Pope)의 The Rape of the Lock "canto ... "canto 2"에서 남작이 벨린다의 머리에 관심을 보이는 것도, 그녀의 이런 자존심을 무너뜨리고자 하는 “정복욕”(conquering force)으로 해석할 수 있다.한편 포프는 ... 이는 “신들의 업적조차도 파괴할 수 있는 강철”(Steel could the works of mortal pride confound)로 고작 머리카락을 자르는 것이나, “위엄있는 햄튼

  리포트 | 2페이지 | 1,000원 | 등록일 2013.10.21

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  Digital clock chip - mode generator

  과 목 :과 제 명 :담당교수 :학 과 :학 년 :이 름 :학 번 :제 출 일 :Digital clock chip - mode generator1. ... Purpose이번 project에서는 digital clock chip를 구현하기 위해 첫 번째로 필요한 mode generator 를 VHDL로 설계한다.2. ... statement① Describe what is the problem.Digital Clock을 사용할 때에 특정 버튼을 누르게 되면 시간, 날짜 등을 변경할 수 있다. digital clock에서의

  리포트 | 8페이지 | 1,500원 | 등록일 2011.06.06

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  biological clock

  biological clock 이란 동물과 식물의 생리, 행동, 발생, 대사, 노화 등 주기적인 리듬을 담당하고 생체리듬의 주기성을 나타내는 것이다. ... 생체주기는 3가지로 구분할수 있는데 심장박동, 체온의 변화, 호흡등의 ‘짧은 주기(ultradian rhythm)’와 밤/낮의 변화 등의 ‘ 대략 24시간 주기(circadian rhythm

  리포트 | 2페이지 | 1,000원 | 등록일 2006.12.27

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  4-Phase clock 발생기 예비보고서

  실험 제목 4-Phase clock 발생기실험 목적[1] 비중첩 클럭펄스를 발생시키기 위해 ‘139의 사용방법을 익힌다.[2] ‘139를 사용하여 발생된 클럭파형의 이상여부를 확인한다.관련이론다위상클럭은 ... 따라서 양의 펄스는 비중첩 된다고 말한다.4상 클럭(4-phase clock)이 실험에서 4상 클럭은 3종류의 IC를 연결하여 구성한다. 7404 inverter, 7476 JK flip-flop

  리포트 | 3페이지 | 1,000원 | 등록일 2014.06.03

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  4-Phase clock 발생기 결과보고서

  이렇게 각각 Φ2, Φ1가 번갈아가면서 출력되는 파형인 것이다.비고 및 고찰이번 실험은 4-phase clock 발생기에 대해 알아보는 실험이었다.

  리포트 | 4페이지 | 1,000원 | 등록일 2014.06.03

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  VHDL을 이용한 Digital clock설계

  time.Push the button of No.3 two times, then set the minute.Push the button of No.3 three times, then the clock ... monthPush the button of No.3 two times, then set the date.Push the button of No.3 three times, then the clock

  리포트 | 20페이지 | 1,000원 | 등록일 2010.12.13

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  [디지털시스템][VHDL] clock-MODE-GEN 설계

  SEQ 그림 \* ARABIC 1 state diagram1)만약 Init-state를 S0, 시간 모드의 시간 증가가 S1, 날짜 모드의 초기 상태가 S3라고 하면 아래와 같이 coding하면

  리포트 | 10페이지 | 2,500원 | 등록일 2014.05.07

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  디지털실험 10 결과 4-phase clock 발생기

  디지털 실험 결과보고서실험 10. 4-phase clock 발생기실험 결과1. 처럼 회로를 만들고, 클럭 입력에 구형파를 인가하라.

  리포트 | 6페이지 | 1,000원 | 등록일 2014.09.30

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  Digital clock chip - TIME, DATE, TIMER Blocks

  Purpose이번 실습에서는 digital clock chip 에 있어 사용되는 TIME, DATE, TIMER BLOCK을 VHDL로 설계한다.2. ... 과 목 :과 제 명 :담당교수 :학 과 :학 년 :이 름 :학 번 :제 출 일 :Digital clock chip - TIME, DATE, TIMER Blocks1. ... '1';for i in 1 to 4 loopretval(i) := i_val(i) xor cin;cout := i_val(i) and cin;cin := cout;end loop;end

  리포트 | 12페이지 | 1,500원 | 등록일 2011.06.06

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  Digital clock chip - SELECTOR & DIVIDER Blocks

  Purpose이번 실습에서는 digital clock chip 에 있어 사용되는 SELECTOR와 DIVIDER BLOCK을 VHDL로 설계한다.2. ... 과 목 :과 제 명 :담당교수 :학 과 :학 년 :이 름 :학 번 :제 출 일 :Digital clock chip - SELECTOR & DIVIDER Blocks1. ... := '1';for i in 1 to 5 loopretval(i) := i_val(i) xor cin;cout := i_val(i) and cin;cin := cout;end loop

  리포트 | 11페이지 | 1,500원 | 등록일 2011.06.06

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  디지털 도어락 및 디지털 시계 및 알람(digital door lock, digital clock) -vhdl 논리설계회로

  )beginif reset = '1' thencnt ... 틀렸다는 메시지를 보내게 되고 sound_3에 1의 시그널을 보내 짧은 경고음이 들린다. .위 소스는 버튼의 0,1의 경우를 나타낸 것이다.예제 소스 일부분process(reset,clock ... mute = '0' thensori_in_temp1(0)

  리포트 | 48페이지 | 3,000원 | 등록일 2011.06.03

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  C언어로 구현한 Doorlock Simulation Program (도어락 시뮬레이션 프로그램)

  \n" );printf ( "LOCK을 풀기 위한 입력 순서는 \"U비밀번호*\"입니다. ... state_command = 1; // 상태 표시 박스에 상태를 표시하기 위한 변수 초기값은 LOCKED로 하기위해 1로 잡음int i = 0, j = 0, k = 0; // for문에 ... \n" );printf ( "UNLOCK상태에서 다시 LOCK 하기 위한 입력순서는 \"L비밀번호*\"입니다.

  리포트 | 1,500원 | 등록일 2012.05.10

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  <디지털회로>로직웍스로 구현한 digital clock, 응용기능

  RCO란 BCD counter가 최대숫자를 카운팅 하고 0으로 바뀌면서 발생 하는것인데, 이 RCO부분을 다음 BCD 카운터의 P부분과 연결하게되면 RCO가 뜰때만 카운팅이 되기 때문에 ... 되는 것을 만들기로 하였다.Ⅱ Digital ClockDigital Clock은 먼저 1pps(pulse per second)를 발생시키는 Oscillator회로를 이용하여 BCD counter

  리포트 | 33페이지 | 3,500원 | 등록일 2010.07.02

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  VHDL componet활용 방법(AND GATE, Half Adder, Full Adder, clock divide)

  std_logic);end component;signal c1,c2,c3 : std_logic;beginline1 : half_bh port map(x=>a,y=>b,c=>c2,sum ... =>c1); ... sum : out std_logic);end component;component or_bh isport (inputA,inputB : in std_logic;output : out

  리포트 | 7페이지 | 1,000원 | 등록일 2010.12.08

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  디지털실험 10 - 4-Phase clock 발생기 결과레포트

  ◈ 10장. 4-Phase clock 발생기-결과 레포트-2조 2008065321권태영1. ... Y2, Y1 순으로 출력 파형이 네 주기에 한번씩 순차적으로 나오는 것을 통해 이번 실험이 4-phase clock을 발생시키는 회로임을 확인할 수 있다.☞ 비고 및 고찰이번 실험은

  리포트 | 5페이지 | 1,000원 | 등록일 2012.03.09

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  { Cause & effect 3 } Unit 4 - Lesson 5 [ Biological clocks ] 번역

  4-5생체 시계만약에 여러개의 시간대를 횡단하면서 시차증을 경험했을 것이다. 새로운 시간대에 도착을 했지만, 당신의 몸은 여전히 이전의 시간대의 시간에 살고 있다. 완전히 잠이깨서, 한밤중에 저녁을 준비를 하고 낮 동안에 자기를 원했다. 사람들은 시차증으로 고통을 받고..

  리포트 | 2페이지 | 1,000원 | 등록일 2012.01.31

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  How is concept “society” represented by Hobbes and Locke

  to Locke’s rights in which people can replace the legislative.In conclusion, Hobbes and Locke take different ... How is concept “society” represented by Hobbes and Locke? ... On the other hand, Locke defends that society caE 4

  리포트 | 4페이지 | 1,000원 | 등록일 2010.11.04

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  VHDL을 이용한 Digital clock project 기획안

  VHDL을 이용한 Digital clock project1. 서론현대 사회에서는 디지털이라는 용어가 빠지지 않는다.

  리포트 | 3페이지 | 1,000원 | 등록일 2008.04.10

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  clock & stopwatch 프로그램 소스 및 파형분석(verilog 를 이용한)

  실제 시간과 똑같이 설계 하였다.∎ watch_clock (기본적인 시계) module (1)module watch_clock(clk, rst, hour1, min2, min1 ... 1. clock그냥 일반적인 전자시계의 모듈로써 가장 간단하고 기본적인 시계이다. ... , sec2, sec1);input clk, rst;output [3:0] sec1,min1,hour1;output [2:0] sec2,min2;reg [6:0] sec_set

  리포트 | 21페이지 | 2,500원 | 등록일 2010.06.28

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