"lk" 검색결과 41-60 / 2,477건

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  디지털시스템설계 hw4

  (clk)Output(reset)*************01000……clk이 3 cycle반복할 동안 reset이 1을 유지하고 3cycle이 끝나는 negedge에서 reset이 ... 파형에서 확인할 수 있듯이 clk이 3cycle 돌 동안 reset은 1을 유지하다가 3 cycle이 끝나는 clk의 negedge에서부터 0을 출력하기 시작해 값을 유지한다.문제 ... 파형을 보면 enable이 0일때는 작동하지 않다가 1이 된 후에 50번 clk 출력하는 것을 확인할 수 있다.문제 4-19번- 코드입력포트 : 없음출력포트 : clk- 블록다이어그램

  리포트 | 15페이지 | 1,000원 | 등록일 2021.01.07

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  VHDL 신호등 구현

  시간을 구할 clk,2. 횡단보도 스위치를 뜻하는 input,3. ... 그러므로 받아올 input 정보는 clk, reset, input 이므로 process(clk, reset, input)로 해준다.Clk를 카운트할 변수 count와, 스위치의 on-off ... switch를 만들었다.reset버튼의 경우 reset이 켜져 있다면 첫번째 state(신호등 1,3켜지고, stop표시)에계속 머물기 위한 if문을 먼저 담아준다.reset이 아니라면 clk가

  리포트 | 7페이지 | 2,000원 | 등록일 2021.11.10

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  [검증된 코드 & 복사가능, 학점A+] 전전설2 7.Sequential-2 - 예비+결과+성적인증 (서울시립대)

  Non-blocking assignment가 연산이 동시에 진행되어 사실상 1clk 전의 상태를 이용한 연산이라는 점을 활용한다. ... 진행되기까지 시간차가 생기는데, 이를 non-blocking assignment로 받아서 synchronous output을 내도록 하면 output이 출력될 수 있다.이후 1 clk이

  리포트 | 11페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.07.12

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  논리회로설계실험 10주차 up down counter설계

  우선 RESET = 1이면 clk이 posedge일 때 next_state는 S0이 된다. ... Input에는 clk, rst, mode를 입력할 수 있고, output으로는 3-bit의 out, state를 설정하였으며, reg에도 동일하게 두었다. ... Input에는 clk, rst, mode를 입력할 수 있고, output으로는 3-bit의 out, state, next_state를 설정하였으며, reg에도 동일하게 두었다.

  리포트 | 7페이지 | 3,000원 | 등록일 2023.09.11

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  디지털 시스템 설계 및 실습 업다운 카운터 설계 verilog

  코드1) BCDCounter.vmodule BCDCounter(clk, rst, Updown, cnt_out);input clk, rst, Updown;output [3:0] cnt_out ... b0100, S5= 4'b0101, S6=4'b0110, S7= 4'b0111, S8=4'b1000,S9=4'b1001;reg [3:0] state;always @ (posedge clk

  리포트 | 4페이지 | 1,000원 | 등록일 2021.03.24

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  서강대학교 21년도 디지털회로설계 - 엘리베이터 설계 프로젝트 보고서(A+자료)

  한 층씩 증가/감소해야 하는데, 이는2비트짜리 signal인 3clk_counter를 만들어서 구현했다. 3clk_counter는 “00”이었다가 clk edge가 발생할 때마다 ... 또한 5clk_counter를 clk edge마다 하나씩 증가시키고, counter가 “011”이 되었을 때, df를 3층으로 바꾸고, state A 로 이동시킨다. ... 하나씩 증가하는데, 3clk_counter가 “01”이 되는 순간 초기화되면서 level을 1 증가시키거나 감소시키게 된다.

  리포트 | 10페이지 | 2,000원 | 등록일 2021.06.30 | 수정일 2022.09.23

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  업다운 카운터 verilog 설계

  ,reset,up_down,cnt_out);input clk,reset,up_down;output[3:0] cnt_out;parameter S0=4'b0000, S1=4'b0001, ... 알아본다.실습 내용실습결과Verilog설계-BCD 동기식 카운터의 상태도- BCD 가산기의 Verilog 코드 기술counter.vtb_counter.vmodule counter(clk ... b0100, S5=4'b0101, S6=4'b0110, S7=4'b0111, S8=4'b1000, S9=4'b1001;reg[3:0] state=S0;always @(posedge clk

  리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

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  디지털 시스템 설계 및 실습 7-세그먼트 FND 디코더 설계 verilog

  fndb;output reg fndc;output reg fndd;output reg fnde;output reg fndf;output reg fndg;always @(posedge clk ... ));initialbegin$dumpfile("test_fnd_out.vcd");$dumpvars(-1,tb);$monitor("%b", clk);$monitor("%b", bcd) ... ,bcd,fnd_data, fnda, fndb, fndc, fndd, fnde, fndf, fndg);input [3:0] bcd;input clk;output reg [6:0] fnd_data

  리포트 | 5페이지 | 1,000원 | 등록일 2020.11.02

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  7세그먼트FND디코더 verilog 설계

  , bcd,fnda, fndb, fndc, fndd, fnde, fndf, fndg);input clk100Hz;integer m=0;input [3:0] bcd;output fnda ... ;output fndb;output fndc;output fndd;output fnde;output fndf;output fndg;reg clk;reg [6:0] fnd_data;assign ... fnd_data[3];assign fnde=fnd_data[2];assign fndf=fnd_data[1];assign fndg=fnd_data[0];always @(posedge clk100Hz

  리포트 | 4페이지 | 2,000원 | 등록일 2020.12.19

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  서울시립대학교 전전설2 7주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

  결과Pin 연결- 개발 설명위 디자인의 설계는 negedge clk의 입력신호를 기반으로 시작하였습니다.Clk이 들어왔을 때, 버튼이 눌려있는지 검사하고, 눌려있다면 1clk의 주기동안 ... Results of this Lab (실험 결과)(1) Results of Lab 0- Button SW로부터 입력신호 in이 들어올 때 clk의 negative edge에서 시작하여 ... state변화가 이루어진다.negedge clk에서 num데이터를 변화시켜준다.A^B인 경우(두 개의 버튼 중 1개만 눌린 경우)데이터를 저장하고, check_change를 1로

  리포트 | 12페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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  [논리회로설계실험]VHDL을 활용한 CLOCK설계

  Process(rst_n, clk) - 현실의 1초를 셀 수 있도록 s01_clk클럭을 ... 여기서 1초를 기준으로 한 클럭은 s01_clk로 선언하였다.2-5)Process(s01_clk, rst_n) – 시계 값을 연산하는 process앞서 선언한 1초 기준의 클럭(s01 ... Process(rst_n, clk) - 50us마다 자리수가 넘어가는 process3.

  리포트 | 12페이지 | 2,000원 | 등록일 2021.06.26

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  연세대학교 전기전자공학부 20-1학기 기초디지털실험 추가 실험 보고서

  (FIXED_IO_ps_clk),.FIXED_IO_ps_porb(FIXED_IO_ps_porb),.FIXED_IO_ps_srstb(FIXED_IO_ps_srstb),.clk(clk) ... Just connect the clk and making validation will do. ... ;wire FIXED_IO_ps_porb;wire FIXED_IO_ps_srstb;wire clk;wire reset;wire [31:0] haddr_accelerator;wire

  리포트 | 24페이지 | 3,000원 | 등록일 2020.08.18

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  서울시립대 전자전기설계2(전전설2) 7주차 결과보고서

  또 clk는 클럭이며 무어머신에서는 clk가 상승엣지일 때 작동한다. rst는 리셋버튼이며 클럭과는 상관없이 입력되면 작동한다.출력값은 out과 state_out이 존재하는데, out은 ... 하강엣지일 때 synchronized된 신호를 다시 출력하는 신호를 만들기 위해 always문의 타이밍 조건을 ‘negedge clk’라 설정하였다. ... 실습1 Moore머신 작성먼저 무어머신의 입력 값은 in, clk, rst인데, 여기서 가장 중요한 in은 무어머신에 들어가는 입력값으로 이 입력값과 현자 상태에 따라서만 무어머신의

  리포트 | 15페이지 | 1,500원 | 등록일 2019.10.30

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  생화학 24장 요약

  양성초나선왼쪽꼬임/LK감소/긴장 오른쪽꼬임/LK증가/이완국성이성화효소: DNA감기수의 변화 촉매/ 국성이성화 효소가 없으면 세포가 복제 혹은 패키지하거나 유전자를 발현할 수 없으므로 ... 기능, ㄸㆍㄹ세포에서 염색체 세트들을 동드아고 질서있게 분배하는데 필수적끝분절(telomere):염색체의 안정화에 필수적2.DNA 초나선 구조DNA의 덜감김은 위상학적 감김수(=LK ... 구조적변화를 촉진시킴 ex) 십자형구조type1: 두 DNA가닥중 하나를 일시적으로 끊어 끊어지지 않은 가닥에 대해 끝ㅎ어진 끝 중 하나를 회전시키고 다시 끝ㅎ어진 두끝을 연결하여 LK를

  리포트 | 2페이지 | 1,000원 | 등록일 2020.03.17

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  JK flip flops 실험보고서

  실험 4 : JK flip-flops1. JK FF1.1. NOR gate(7402)로 RS latch를 그림 1과 같이 회로를 완성한다. 이 JK FF은 CLK의 trailing edge(+5 V에서 0 V로 내려가는 순간 )에 trigger된다. J와 K의 값이 표..

  리포트 | 5페이지 | 1,000원 | 등록일 2021.04.06

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  시립대 전전설2 Velilog 결과리포트 6주차

  이번 실험에서 주의 해야 했었던 점은 - 응용과제를 하기 전 예비 레포트를 작성하면서 입력에 clk(클럭)을 처음으로 사용해봤었는데 always문의 조건으로 clk가 상승하는 것을 ... 설정해줄 때는 posedge, 하강하는 것은 negedge를 사용하는 것을 알게 됐고, 핀 설정에서 clk(클럭)의 역할을 하는 입력을 사용할 때는 “NET “clk” CLOCK_DEDICATED_ROUTE ... 직렬입력 / 병렬출력 회로- 시뮬레이션Functional simulation- 시뮬레이션 결과 resetn이 0일 때는 출력 q가 0000이고 그 외, 즉 resetn이 1이고 clk가

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  디시설, 디지털시스템설계 이론과제 8주차 인하대

  , reset_n 그리고 N비트 din을 선언했다. output으로는 N비트 qout을 선언했다. always문을 사용했고 sensitivity list에 clk의 positive ... a에 넣었습니다.)우선 module 코드부터 살펴보자. input으로 select 신호 s1, s0을 넣었고 left serial input, right serial input, clk ... 우선 clk, lsi, rsi을 모두 0으로 초기화했다. reset_n를 사용해 초기 출력 값을 0000으로 설정한다. 20ns 후 reset_n으로 1을 입력해 reset을 비활성화

  리포트 | 4페이지 | 1,500원 | 등록일 2021.08.31

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  디시설, 디지털시스템설계 실습과제 8주차 인하대

  살펴보면, 파라미터 N을 설정하여 원하는 크기의 카운터를 설정할 수 있게 했다. sensitivity list에 reset 신호를 넣어주지 않았기 때문에 reset은 입력되는 clk ... 즉, reset이 1이면 clk신호의 다음 positive edge에서 출력 값이 0이 된다. reset이 0일경우 eup 과 edn의 값이 1인지 판단하여 출력 값 qout에 1을 ... element에 값을 저장하기위해 wr(write 신호)이 1일 때 각 element에 입력 값 din 을 입력하도록 했다.test bench에서 각 파라미터에 값을 할당했고, clk

  리포트 | 6페이지 | 1,500원 | 등록일 2021.08.31

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  서울시립대 전전설2 Lab-07 예비리포트 (2020 최신)

  .- 일반적으로 clk는 1kHz 이상이다. ... 이처럼 clk가 falling하는 최근접 timing을 기준으로 한 클럭 동안만 in_sync = 1이 되도록 코딩했다. ... 시뮬레이션 결과 입력이 1로 올라가고 clk가 falling하는 최근접 timing을 기준으로 정확히 한 클럭동안만 동기화된 출력이 나타났다.

  리포트 | 8페이지 | 1,500원 | 등록일 2021.09.10

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  디지털시스템설계 hw5

  따라서 첫번째 실행은 clk 중간에 delay가 끝났는데 해당 clk이 positive edge이기 때문에 바로 값이 할당되며 non-blocking문을 사용했기 때문에 #25 당시의 ... Reg1의 경우는 #25 이후 in_1값이 할당되는데 clk은 #10마다 값이 반전된다. ... 코드에서 부여한 값으로 바뀌었다. nonblocking문의 경우는 코드 순서와 상관없이 정해진 지연시간 이후 값이 부여된 것을 확인할 수 있다.문제 3-3번- 코드입력포트 : clk

  리포트 | 18페이지 | 1,000원 | 등록일 2021.01.07

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