"lk" 검색결과 61-80 / 2,477건

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  FSM 머신설계 베릴로그

  ,y );output y ;reg y ;input x1 ;wire x1 ;input x2 ;wire x2 ;input rstn ;wire rstn ;input clk ;wire clk ... /}} End of automatically maintained section// -- Enter your statements here -- //always @ (posedge clk ... comment is automatically maintained// and may be overwritten//{module {fsm1}}module fsm1 ( x1 ,x2 ,rstn ,clk

  리포트 | 17페이지 | 2,500원 | 등록일 2021.04.09

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  서울시립대 전자전기설계2(전전설2) 6주차 결과보고서

  또한 2번 버튼을 눌러 clk2를 인가하였을 때 데이터가 전송되어 12번 LED에 불이 들어오는 것을 확인할 수 있다. ... 입력이 0,0,0,1인 경우 1번 버튼을 눌러 clk1을 인가하였을 때 4번 LED에 불이 들어오는 것을 확인할 수 있다. ... 실습1 4비트 병렬 데이터 저장/전송 설계임의의 값을 테스트 벤치에 입력해본 결과 각각의 clk가 상승엣지일 때 값이 변하는 것을 알아볼 수 있었다.

  리포트 | 14페이지 | 1,500원 | 등록일 2019.10.16

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  서울시립대 전자전기설계2(전전설2) 7주차 사전보고서

  또 clk는 클럭이며 무어머신에서는 clk가 상승엣지일 때 작동한다. rst는 리셋버튼이며 클럭과는 상관없이 입력되면 작동한다.출력값은 out과 state_out이 존재하는데, out은 ... 실습 0실습 0는 비동기적 입력을 synchronize하는 코드를 작성하는 것이었다.실습 0에서는 clk가 하강 엣지일 때 반응하며 synchronize된 출력이 다음번 하강 엣지까지 ... 그래서 다음과 같이 코드를 작성하였고, 테스트벤치를 실행하기위해 오른쪽과 같이 코드를 작성하였다.시뮬레이션 결과 역시 교안의 파형과 일치하였는데, 특히 clk의 하강엣지에서 작동한

  리포트 | 12페이지 | 1,500원 | 등록일 2019.10.30

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  Verilog를 사용한 설계과제(4bit CLA 모듈, State table)

  F/F에 의해 상태를 기억하는 회로이므로 F/F에 들어갈 clk를 #5 clk =~clk; 명령어를 통해 5ns마다 반전시켰다. ... 조합회로와는 다르게 순차회로에서는 clk를 선언해줘야 했다.

  리포트 | 14페이지 | 1,000원 | 등록일 2020.04.03

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  디지털 시계 콤보(combo2) 소스

  module clock(input clk,input time_set,input inc_hr,input inc_min,output reg [9:0] dot_col,output reg ... 3:0] col_5 = 5;reg [3:0] col_6 = 6;reg [3:0] col_7 = 7;reg [3:0] col_8 = 8;reg [3:0] col_9 = 9;reg clk ... reg [7:0] outsegm1, outsegm2;reg [7:0] outsegs1, outsegs2;reg mclk = 0;// 초주기 1mhzalways @(posedge clk

  리포트 | 13페이지 | 1,000원 | 등록일 2020.04.22 | 수정일 2020.12.24

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  베릴로그 1-digit BCD counter 설계

  @ (posedge clk or negedge rstn) begin//rstn이 0일경우 클럭에 상관없이 무조건 모든값 리셋.if(! ... ;wire clk ;//}} End of automatically maintained section// -- Enter your statements here -- //always ... ;output TCdown ;reg TCdown ;input inc ;wire inc ;input dec ;wire dec ;input rstn ;wire rstn ;input clk

  리포트 | 21페이지 | 2,500원 | 등록일 2021.04.09

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  Verilog UpDown Game 프로젝트 결과 보고서

  코드module game(rst1, rst2, resetn, clk, LCD_E,LCD_RS,LCD_RW,LCD_DATA, key, player1, player2, seg_data) ... ;input resetn,clk;output LCD_E,LCD_RS,LCD_RW;output [7:0]LCD_DATA;wire LCD_E;reg LCD_RS,LCD_RW;reg[7: ... output [6:0] seg_data;reg [6:0] seg_dis;reg [3:0] SRAM1[1:0];reg [3:0] SRAM2[1:0];always @(posedge clk

  리포트 | 8페이지 | 1,500원 | 등록일 2020.04.23

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  [코드 복사가능, 학점A+] 전전설2 10.Term Project - 예비+결과+발표자료+성적인증 (서울시립대)

  그 결과, line1 & line2를 출력하는 데에 할당된 시간을 늘리고 clk 1Hz에 연결된 것을 clk 1kHz로 변경함으로써 문제를 해결하였다.

  리포트 | 8페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.11.09

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  디지털시스템설계실습_HW_WEEK10

  • Simulation Result결과를 보면, clk과 x가 처음 일치하는 부분은 150ns에서 이다.

  리포트 | 5페이지 | 2,000원 | 등록일 2023.06.11

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  아날로그 및 디지털 회로 설계실습 결과보고서8

  S는 연두색 파형으로 0과 1이 10us 주기로 반복되고 R은 파란색 파형으로 1과 0이 10us 주기로 반복된다. clk으로 40us까지는 1을 유지하다가 이후에는 0이 되도록 입력하였다.위의

  리포트 | 6페이지 | 1,000원 | 등록일 2024.07.05

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  논리회로설계실험 라인트레이서 레포트

  clk_R_div의 한 펄스마다 상태가 “00”,“01”,“10”,“11”로 변화한다. ... 아래쪽에 검은색으로 보이는 7개의 다이오드는 물체에서 반사된 빛을 받아들이는 수광센서이다.2) 소스 코드 및 설계과정선언부entity 부분에 3개의 입력 신호 clk, reset, ... 클럭으로 분주한다. (32행-42행)적외선 센서기의 동작을 기술한 architecture부분은 clk으로부터 7개의 발광 센서에 적외선을 발생시키는 process와 수광센서의 데이터

  리포트 | 15페이지 | 7,000원 | 등록일 2021.10.09

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  결과보고서6_디지털통신2_순환 부호화, 조직적 순환 부호화

  벡터 u정보 비트수 Lk는 4이다. ... 그래서 4비트로 표현 가능한 모든 메시지어를 생성한다. 2의 Lk제곱을 하고 이것은 ADC 변환한다. ... 이후 빈 벡터인 u를 만든다. xb 벡터는 0과 1을 나열하는데 Lk만큼씩 잘라서 봤을 때 1씩 증가하는 벡터를 만든다.

  리포트 | 17페이지 | 2,000원 | 등록일 2021.09.23

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  연세대학교 전기전자공학부 20-1학기 기초디지털실험 week 7 보고서

  The data format and the tranXED_IO_mio(FIXED_IO_mio),.FIXED_IO_ps_clk(FIXED_IO_ps_clk),.FIXED_IO_ps_porb ... wire DDR_we_n;wire FIXED_IO_ddr_vrn;wire FIXED_IO_ddr_vrp;wire [53:0]FIXED_IO_mio;wire FIXED_IO_ps_clk ... (FIXED_IO_ps_clk),.FIXED_IO_ps_porb(FIXED_IO_ps_porb),.FIXED_IO_ps_srstb(FIXED_IO_ps_srstb),.LED_tri_o

  리포트 | 16페이지 | 3,000원 | 등록일 2020.08.18

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  [논리회로설계실험]VHDL을 활용한 LCD설계

  _50, lcd_cnt)앞에서 만들어진 50hz의 클럭(clk_50)의 값을 받아, LCD의 State를 하나씩 넘기는데 이용한다. ... 클럭을 설정하는 process로, 앞서 만든 100khz 클럭을 200번 세서, 5000ns*200=1ms 간격으로 0과 1이 반복된다.2-3) process(FPGA_RSTB, clk ... 이용하여, 현재 250ns(4Mhz)의 클럭을 쓰고 있으므로, 250ns*20=5000ns로 클럭 20개를 센 간격으로 0과 1이 반복된다.2-2) process(FPGA_RSTB, clk

  리포트 | 7페이지 | 2,000원 | 등록일 2021.06.26

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  논리회로설계실험 8주차 register 설계

  맨 위에 있는 wave는 clk으로 상태가 계속 변화하며 그 아래는 입력 input[7:0]의 wave이다. ... 마찬가지로 가장 위의 wave는 clk이고, 그 아래는 SHIFT_IN이며 그 아래는 RST의 wave이다. ... 이번 실습을 통해 register가 clk edge에서 동작하고, 데이터를 저장하고 유지하는 특성이 있음을 알게 되었고, shift와 reset의 역할이 무엇인지 알았다.

  리포트 | 5페이지 | 3,000원 | 등록일 2023.09.11

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  교류및전자회로실험 실험3 순차 논리 회로 기초 예비보고서

  , sw=2;void setup(){pinMode(led, OUTPUT);pinMode(clock, INPUT);pinMode(sw, INPUT);}void loop(){int clk ... , sw=2;void setup(){pinMode(led, OUTPUT);pinMode(clock, INPUT);pinMode(sw, INPUT);}void loop(){int clk ... = digitalRead(clock);int D = digitalRead(sw);int po, temp;if(clk == HIGH){if (D == HIGH){po=1;}else{po

  리포트 | 8페이지 | 1,000원 | 등록일 2024.06.22

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  디지털집적회로설계 7주차 실습

  표현 했다.하위 레벨을 이루는 각각의 subcircuit파형을 Truth table을 통해 분석해보면, Q와 QBAR는 반전되는 값을 보이는 것을 확인할 수 있다.또한, clk이

  리포트 | 9페이지 | 2,000원 | 등록일 2023.11.03

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  디지털시스템설계실습_HW_WEEK7

  결과적으로 변수명을 잘못 입력해 생긴결과였지만, 강의노트에 있는 모듈 코드에서 posedge clk과 “negedge reset”을 추가 했는데.

  리포트 | 9페이지 | 2,000원 | 등록일 2023.06.11

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  Vivado를 이용한 Moore, Mealy FSM 설계 결과레포트

  처음에 원하는 논리대로 동작하지 않는 것을 보고 오류를 찾았는데 프로그램을 다시 다운받은 후 reset과 clk, x 입력을 순서에 맞게 조작해 올바른 결과를 얻었다.

  리포트 | 5페이지 | 1,000원 | 등록일 2022.11.06

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  시편개요

  Ah-lK' l[;K. yTif.f; ^yt,wOd.[e %r,d,B.`^yt,xor.ao hj'yBia;w> hx'yfia' ^yd,QupiB. ... 이렇게 해서 알파벳 22자가 전부 사용된다.시 119편`WhWvr.d.yI ble-lk'B. wyt'do[e yrec.nO yrev.a;`Wkl'h' wyk'r'd.Bi hl'w>[ ... WnKoyI yl;x]a;`^yt,wOc.mi-lK'-la, yjiyBih;B. vAbae-al{ za'`^q,d.ci yjeP.v.mi ydim.l'B. bb'le rv,yOB.

  리포트 | 16페이지 | 10,000원 | 등록일 2024.04.26

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