"성균관 논리회로" 검색결과 61-80 / 106건

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  논리회로설계실험 프로젝트 라인트레이서

  논리회로설계 프로젝트 설계 보고서1. ... 설계 배경 및 목표논리회로설계 수업을 진행하며 학습한 내용을 활용하여 목표에 따른 논리회로를 설계한다.line tracer 가 적외선 센서를 이용해 흰 줄을 따라 이동하도록 하는 것이 ... 따라서 플립플롭들의 동작시간이 일치한다.동작시간이 대폭 단축된다.(6) 클락 분주기입력 클럭을 특정 주파수로 분주하는 회로.

  리포트 | 13페이지 | 2,000원 | 등록일 2015.04.17

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  논리회로설계실험 FSM moore LCD (결과보고서)

  이러한 활동들은 논리적인 상태들의 진행으로 기술되는 호출 과정을 가진다. ... [네이버 지식백과] 무어 순서 기계 [Moore sequential machine, -順序機械] (IT용어사전, 한국정보통신기술협회)>>설계한 회로이번에 설계한 회로는 moore machine을 ... 순서 회로의 경우, 그림에 표시한 바와 같이 현재의 출력이 현재의 입력에 의하지 않고 현재의 상태만으로 규정된다.

  리포트 | 19페이지 | 1,000원 | 등록일 2015.08.25

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  논리회로설계실험 ALU & multiplier (결과보고서)

  각 자리마다 어떠한 연산을 할지 정하게 되는데 이번에 설계할 8비트 ALU 회로는 산술연산 (덧셈, 뺄셈, 증가, 감소), 논리연산(AND, OR, XOR, NOT), 시프트연산을 ... 수행할 수 있는 회로로, 총 12가지의 연산을 할 수 있게 만들어 준다. ... 먼저 ALU는 if와 case문을 활용하여 회로를 설계하게 되는데 ALU 자체가 연산을 하고 싶은 상태를 지정하여 주는 것이기 때문에 if와 case의 역할과 크게 다른 것이 없게

  리포트 | 19페이지 | 1,000원 | 등록일 2015.08.25

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  논리회로실험 - 제 3장 4bit Carry Lookahead Adder를 이용한 가산기 설계 결과 보고서

  과 목 : 논리회로설계과 제 명 : 결과보고서 3담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 4 / 101. ... Design(1)어떠한 회로를 설계할 것인가-4bit Carry Lookahead Adder1)우리가 오늘 설계할 가산기이다. 크게 세 가지로 나눠서 설계를 해야한다. ... 4bit CLA-내부 4bit Lookahead Carry Generator의 Gout, Pout 값이 그대로 Gout,Pout으로 출력[그림 4] 4bit CLA(2)어떻게 이 회로를

  리포트 | 17페이지 | 1,000원 | 등록일 2014.08.15

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  논리회로실험 - 제 9장 KIT의 출력방식 중 하나인 LCD display 결과보고서

  과 목 : 논리회로설계과 제 명 : 결과보고서 9담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 6 / 31. ... IntroductionVHDL의 순차 논리 회로 설계에서 KIT의 출력방식 중 하나인 LCD display에 대해서 이론적으로 공부해보고 이를 KIT에 올려서 실습해보는 실험이다. ... Design(1)어떠한 회로를 설계할 것인가 1)1)LCD ModuleLCD Module은 디스플레이 장치의 하나로 간편하면서 손쉽게 쓸 수 있는 표시 장치이다.기본적으로 대부분의

  리포트 | 22페이지 | 1,000원 | 등록일 2014.08.15

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  논리회로실험 - 제 7장 3비트 updown counter로 binary와 gray 코드로 설계 결과보고서

  Design(1)어떠한 회로를 설계할 것인가 1)1)FSMFSM이란 Finite state machine의 약자로 일정한 천이 가능한 상태 내에서만 동작하는 순차 논리 회로이다. ... 과 목 : 논리회로설계과 제 명 : 결과보고서 7담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 5 / 221. ... IntroductionVDHL의 순차 논리 회로 설계에서 Mealy machine과 Moor machine을 이해하고 이를 3비트 up/down counter로 binary와 gray

  리포트 | 20페이지 | 1,000원 | 등록일 2014.08.15

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  논리회로설계실험 프로젝트 7 segment 스탑워치

  논리회로설계 설계 보고서 #21. ... 설계 배경 및 목표논리회로설계 수업을 진행하며 학습한 내용을 활용하여 목표에 따른 논리회로를 설계한다.7segment에 표시되는 스탑워치를 설계한다.스탑워치는 분, 초, 1/100초를 ... 따라서 플립플롭들의 동작시간이 일치한다.동작시간이 대폭 단축된다.(5) 클락 분주기입력 클럭을 특정 주파수로 분주하는 회로.

  리포트 | 15페이지 | 3,000원 | 등록일 2015.04.17 | 수정일 2016.03.26

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  논리회로실험 - 제 10장 KIT의 출력방식 중 하나인 7-segment를 통하여 디지털 시계를 설계 결과보고서

  IntroductionVHDL의 순차 논리 회로 설계에서 KIT의 출력방식 중 하나인 7-segment를 통하여 디지털 시계를 설계해보고 이를 Training Kit에 검증해보는 실험이다 ... 이번 실험은 VHDL의 순차 논리 회로 설계에서 KIT의 출력방식 중 하나인 7-segment를 통하여 디지털 시계를 설계해보고 이를 Training Kit에 검증해보는 실험이었다

  리포트 | 32페이지 | 1,000원 | 등록일 2014.08.15

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  논리회로설계실험 프로젝트 8Bit 계산기

  논리회로설계 설계 보고서 #11. ... 설계 배경 및 목표논리회로설계 수업을 진행하며 학습한 내용을 활용하여 목표에 따른 논리회로를 설계한다.8bit 덧셈기를 구현하고 결과를 7 segment로 출력하는 회로를 설계하는 ... 우리는 이 목표를 수행하기 위하여 우선 BCD 계산기와 7 segment를 VHDL을 이용하여 설계하고, 각 회로를 schematic 방법을 이용하여 하나의 회로로 만들기로 하였다.이를

  리포트 | 11페이지 | 2,000원 | 등록일 2015.04.17

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  논리회로설계실습 순차회로(카운터) 결과보고서

  논리회로설계 실험 결과보고서 #8실험 8. 순차회로 설계 - 카운터1. ... ”→ “11111100”→“00000000”(총 16가지 경우)8비트 크기를 가지는 X[7:0]의 각 비트는 순서대로 RoV-Lab 3000의 LED 8개의 점등 여부를 결정하며 논리값이

  리포트 | 7페이지 | 1,500원 | 등록일 2018.01.10

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  논리회로실험 - 제 2장 가산기 및 감산기 결과 보고서

  과 목 : 논리회로설계과 제 명 : 결과보고서 1담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 4 / 21. ... 이해하고 동작적 표현(Behavioral Representation)과 자료 흐름적 표현(Dataflow Representation)의 차이에 대하여 숙지한다.VHDL이라는 디지털 회로를 ... Design(1)어떠한 회로를 설계할 것인가1)4bit 가/감산기모드 M의 값에 따라 가산기모드나 감산기모드를 결정한다.M이 0인 경우 가산기 모드이고, M이 1인 경우 감산기 모드이다

  리포트 | 10페이지 | 1,000원 | 등록일 2014.08.15

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  03 논리회로설계실험 결과보고서(병렬가산기)

  논리회로설계 실험 결과보고서 #3실험 1. 정류회로1. ... 실험 목표다이오드의 기본 특성을 이용한 정류회로를 구성하고 실험을 통해 특성을 확인한다.반파 정류회로, 전파 정류회로 및 브리지 정류회로의 특성을 살펴보고 비교해본다.2. ... 반파 정류회로 및 피크 정류회로(1) schematic & 모듈화1) Full Adder 회로2) 8비트 병렬 가산기3) 테스트 벤치 코드4) Wave Form5) 결과 분석8비트

  리포트 | 5페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  04 논리회로설계실험 결과보고서(인코더,디코더)

  논리회로설계 실험 결과보고서 #4실험 4. 디코더 인코더 설계1.

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  07 논리회로설계실험 결과보고서(RoV)

  논리회로설계 실험 결과보고서 #7실험 7. RoV Lab7000 사용법1.

  리포트 | 8페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  08 논리회로설계실험 예비보고서(카운터)

  논리회로설계 실험 예비보고서 #8실험 8. 카운터 설계1. 실험 목표카운터의 개념과 종류에 대해 학습하고, VHDL을 이용하여 각 카운터를 설계한다.2. ... 1이 발생하므로 카운터 값을 디코딩하지 않아도 10진 변환이 가능하다.(3) 존슨카운터존슨카운터는 동일한 수의 플립플롭을 가지고 링카운터의 2배의 출력을 나타내기 위해 사용되는 회로이다

  리포트 | 9페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  09 논리회로설계실험 결과보고서(fsm)

  논리회로설계 실험 결과보고서 #9실험 9. FSM1. 실험 목표무어머신의 개념을 이용해 주어진 동작에 맞게 작동하는 자판기를 설계한다.2. 실험 결과실험 1. ... 스위치를 길게 누르더라도 한 클럭만큼의 신호만 발생시키는 회로이다. ... 값은 클락상승 때마다 1비트씩 이동하는데 clean_output 결과는 D플립플롭 비트들의 or 값이므로 일정한 입력값을 가질 수 있게된다.두 번째 프로세스 문에서는 스텝 클록 발생회로를

  리포트 | 7페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  09 논리회로설계실험 예비보고서(fsm)

  논리회로설계 실험 예비보고서 #9실험 9. FSM1. ... 순차회로를 제어하는 데 쓰이며, 밀리 머신과 무어 머신으로 구분된다.(2) Mealy machine회로의 출력 신호가 현재 상태들과 입력 신호에 의해 결정되는 형태의 순차회로. ... 밀리머신 구조도(3) Moore machine회로의 출력 신호가 현재 상태들에 의해 결정되는 순차회로이다.공통 클락의 trigger edge에서 상태들이 바뀌면, 출력신호도 그와 동시에

  리포트 | 6페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  01 논리회로설계실험 예비보고서(And,or gate)

  논리회로설계 실험 예비보고서 #1실험 1. 기본게이트 설계1. ... - CPLD(complex programmable logic device)PLD(programmable logic device, 제조 후 사용자가 내부 논리 회로의 구조를 변경할 수 ... 있는 집적 회로)와 같은 기능을 갖는 논리 블록들과 그것을 서로 연결하여주는 스위치, 행렬 등이 칩 내부에 내장된 소자- FPGA(field programmable gate array

  리포트 | 8페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  02 논리회로설계실험 예비보고서

  논리회로설계 실험 예비보고서 #2실험 2. 반가산기와 전가산기 설계1. ... 실험 목표VHDL을 이용하여 반가산기와 전가산기를 동작적 모델링과 자료 흐름 모델링으로 설계한다.그리고, 각 가산기의 논리회로를 그려본다.2. ... 구해주는 덧셈 회로로서, 컴퓨터 내부에서 가장 기본적인 계산을 수행하는 회로이다.1bit의 2진수 2개를 연산할 때, 입력 변수의 내용은 1과 0만 존재 할 수 있으므로, 2변수에서

  리포트 | 6페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  03 논리회로설계실험 예비보고서

  논리회로설계 실험 예비보고서 #3실험 3. 병렬가산기 설계1.

  리포트 | 5페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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