"HDL" 검색결과 61-80 / 6,473건

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  Verilog HDL을 이용한 PIG Game 설계

  Verilog HDL을 이용한PIG Game 설계학 과:학 번:이름:Professor:Abstract1.

  리포트 | 21페이지 | 3,000원 | 등록일 2011.12.24

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  [디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] (실험12) Verilog HDL을 이용한 기본회로 설계

  《 실험12 결과 보고서 》조제출일학과/학년학번이름실험 1) 7-세그먼트 디코더의 설계(1) Verilog HDL 코딩(2) 시뮬레이션실험 2) DE2 보드로의 다운로드 및 동작 확인

  리포트 | 4페이지 | 1,000원 | 등록일 2014.10.21 | 수정일 2016.06.13

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  Verilog HDL 테스트 벤치 템플릿 생성 프로그램

  /* 소스이름:Verilog 설계파일에 따른 테스트벤치 템플릿을 만드는프로그램 실행 파일소스만든날짜:2012.11.22저자: 탁형옥입력: 최상위탑모듈베릴로그소스코드출력: 최상위탑모듈을DUT로갖는디폴트테스트벤치베릴로그소스코드논리설명: 사용자가 완성하여설계한 설계파일에대해..

  리포트 | 2,000원 | 등록일 2012.11.27

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  Verilog HDL 소스코드

  실습과제 수행일 : 2009-03-20일실습내용 : 실습과제 1[문제 1] 다음 회로를 Primitive Gate들을 사용하여 Verilog HDL로 작성(설계)하고 ModelSim ... #100 x0=1;x1=1;x2=1;#100 $stop;endendmodule- Simulation Waveform[문제 2]다음 회로를 assign 문을 사용하여 Verilog HDL로

  리포트 | 4페이지 | 3,000원 | 등록일 2009.04.29

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  verilog HDL을 이용한 엘리베이터 제어

  module elv(CLK,Data,Com,A,B,C,D,U_Dip_UpDn, U_Dip_InOut, U_Led, a, b, c, d, e, f, g, S_Seg_COM, LED_Disp,key_row, key_col, key_data,Piezo, O_pen);// v..

  리포트 | 21페이지 | 2,000원 | 등록일 2010.07.20 | 수정일 2016.11.02

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  verilog HDL 을 이용한 엘리베이터 제어

  module elv(CLK,Data,Com,A,B,C,D,U_Dip_UpDn, U_Dip_InOut, U_Led, a, b, c, d, e, f, g, S_Seg_COM, LED_Disp,key_row, key_col, key_data,Piezo, O_pen);// v..

  리포트 | 1,500원 | 등록일 2010.07.16

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  Verilog HDL (자판기 설계)

  14주차 논리회로설계 ◈ 자판기를 설계하시오.1. 설계배경0~10까지 총 11개의 STATE를 100원 단위와 같이 설정하고, 각각의 상황에 맞게 NEXT STATE를 결정하였다. 그리고, NEXT STATE를 결정하는 동시에, 출력값인 item과 r_coin을 결정 ..

  리포트 | 1페이지 | 3,000원 | 등록일 2010.06.07

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  Verilog HDL을 이용한 Memory 설계

  Verilog HDL을 이용한 Memory 설계

  리포트 | 3페이지 | 1,000원 | 등록일 2010.05.26

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  Verilog-HDL 을 이용한 ALU 설계

  논리회로설계 텀프로젝트입니다.Verilog-HDL 을 이용한 ALU 설계 입니다.기본적인 ALU 를 설계하여.① exponential - 지수② factorial - 팩토리얼③

  리포트 | 2,000원 | 등록일 2011.06.09 | 수정일 2016.02.05

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  HDL과 LDL

  즉, LDL이 높으면 좋지 않지만, HDL이 높으면 건강에 좋다고 할 수 있다. 또한 혈중 중성지방이 높으면 환자에게서 HDL이 낮은 경우가 많다. ... LDL콜레스테롤은 13.mg/dl 미만으로, HDL콜레스테롤은 40mg/dl 이상으로 유지한느 것이 바람직하다.혈중 HDL이 35mg/dl 이하, 콜레스테롤치가 220mg/dl 이상이면 ... 그리고 HDL이 1mg/dl 씩 떨어질 때마다 심장질환에 걸릴 위험이 2~3%씩 높아진다.

  리포트 | 4페이지 | 1,000원 | 등록일 2005.04.09

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  영양학실험 TG,TC, HDL-C측정 LDL-C계산

  HDL 콜레스테롤은 동맥내벽에 달라붙은 LDL콜레스테롤을 제거하여 동맥경화를 방지 한다고 하여 좋은 콜레스테롤이라 할 수 있어 퇴근에는 HDL콜레스테롤의 특정은 동맥경화증 방지에 유용한 ... HDL수치가 증가하는 이유로는 가족성 HDL콜레스테롤 혈증( 일명 장수증후군)이 있다. 400㎎/㎗ 이하로 낮은 수치를 보이면 심근경색, 허혈성심질환, 뇌동맥경화, 비만증, α-리포단백 ... 영양학 실험실험날짜 :< TG, TC ,HDL-C측정 실험& LDL-C 계산 >학번 :이름 :실험제목 및 주제TG 측정 - Triglyceride실험날짜2014. 4. 17 (목요일

  리포트 | 10페이지 | 2,500원 | 등록일 2016.05.08

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  HDL - serial ADDER report

  실제로 입 출력 포트는 입력 : rst, clk, load, Enshift, din, serialin 출력 : dout이며, DIN, DOUT은 shiftreg의 동작을 보이기 위해서 입으로 출력을 표현한 것이다. 위의 파형을 보면 DIN은 계속해서 쉬프팅되고..

  리포트 | 8페이지 | 1,000원 | 등록일 2010.12.19

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  Verilog HDL을 이용한 플립플롭 구현

  Verilog HDL로 코딩하기Verilog는 전자 회로 및 시스템에 쓰이는 하드웨어 기술 언어(HDL : Hardware Description Language)로써 회로 설계, 검증 ... 다만 C 언어와 달리, 블록의 시작과 끝을 중괄호 기호로 대신 Begin과 End를 사용하여 구분하고, HDL의 특징인 시간에 대한 개념이 포함되었다는 것 등 일반적인 프로그램과 다른

  리포트 | 7페이지 | 2,000원 | 등록일 2010.11.03

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  HDL-cholesterol

  apo-lipoprotein B를 가지고 있는 LDL(Low Density Lipoprotein) 및 VLDL(Very Low Density Lipoprotein)를 침전시킨 후 상청액에 남은 HDL

  리포트 | 17페이지 | 3,500원 | 등록일 2008.03.08

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  5주차 부울대수의 간소화(2) : Velrilog HDL code 이용

  ModelSim과 Quartus ll를 이용해서 증명하자.1) Verilog HDL File창f=ab’+a’b’c와 s=b’(a+c)의 식을 Verilog HDL을 이용하여 구현한 ... 실험결과1. f=ab’+a’b’c, s=b’(a+c)라는 두 개의 부울식을 Quartus ll Verilog HDL을 이용하여 구현하고, 두 식 F와 S의 결과 값이 서로 일치하는지

  리포트 | 7페이지 | 1,000원 | 등록일 2014.10.12

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  led로 문의 동작을 표현하는 엘레베이터 구현(verilog HDL,FPGA board)

  1. Elevator 소개Elevator 특징-5층 엘리베이터 시스템-상태는 reg [1:0] status로 "11" 문이 열리고 닫히는 상태 "10" 상승상태 "01"하강상태 "00"정지상태로 나누고 각각 상태일 때 외부 입력이나 내부 입력이 들어올 때 다음 상태를..

  리포트 | 34페이지 | 3,000원 | 등록일 2013.12.28 | 수정일 2013.12.30

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  Verilog HDL을 이용한 디지털 시계

  타이머 기능, 스톱워치 기능, 알람기능 클럭 분주 회로 구성을 위한 기본 지식 7-Segment 출력부 구성을 위한 기본 지식 알람 기능을 위한 클럭 분주 회로 구성 기본 지식 입력 버튼 제어부 구성 부가기능(Dot-matrix 기능 및 LED 제어) Dot-matr..

  리포트 | 7페이지 | 8,000원 | 등록일 2009.07.20 | 수정일 2022.12.13

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  [기초전자회로실험1] "Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증" 예비보고서

  실험제목Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증2. ... 1Preliminary report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 ... 1-bit Full Adder와 Half Adder의 심볼 및 동작을 이해하고, 이를 응용하여 4-bit Adder의 설계 방법을 익힌다.③ 4-bit Adder를 Verilog HDL을

  리포트 | 6페이지 | 1,000원 | 등록일 2019.03.19 | 수정일 2019.04.01

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  [기초전자회로실험1] "Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증" 결과보고서

  실험제목Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증2. ... 이 과정에서 작은 모듈부터 정의한 후 큰 틀로 늘여나가는 과정을 반복하면 복잡한 회로라도 간단하게 HDL로 표현하고 이를 보드로 확인 할 수 있다. ... 1Result report Electronic Engineering기초전자회로실험1Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한

  리포트 | 6페이지 | 1,500원 | 등록일 2019.03.19 | 수정일 2019.03.29

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  HDL로 작성한 single cycle processor

  1.프로젝트 소개single cycle process 의 작동과정과 원리를 HDL로 짜서 나타내는 프로그램이다.

  리포트 | 13페이지 | 2,000원 | 등록일 2010.06.28

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