"verilog 결과보고서" 검색결과 61-80 / 161건

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  시립대 전전설2 A+ 5주차 예비레포트

  전자전기컴퓨터설계실험 II예비보고서Lab-05 Encoder and Multiplexer과목: 전자전기컴퓨터설계실험 II담당 교수: 교수님학과: 전자전기컴퓨터공학부학번:이름:제출일: ... In-Lab 실험 내용 및 예상결과3.1. ... 실험 목적Verilog HDL 언어를 사용하여 Combinational Logic을 설계함Encoder/Decoder, Mux/Demux 등 개념 학습 및 설계실습Behavioral

  리포트 | 26페이지 | 2,000원 | 등록일 2024.09.08

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  서울시립대 전자전기설계2(전전설2) 6주차 사전보고서

  2019년 전자전기컴퓨터설계실험26주차 사전보고서0. 기본 숙지 사항-1. 래치(2개의 NAND 게이트 결합)-2. 래치(2개의 NOR 게이트 결합)이전 출력의 보수-3. ... Verilog HDL의 always 문 안에서 blocking 할당(‘=’)을 사용하는 경우와 nonblocking 할당(‘ ... 이후 S=0, R=0인 경우 같은 반복 과정을 거쳐 Q, Q’의 결과가 이전 결과로 고정된다.

  리포트 | 8페이지 | 1,500원 | 등록일 2019.10.16

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  시립대 전전설2 A+ 4주차 예비레포트

  전자전기컴퓨터설계실험 II예비보고서Lab-04 Arithmetic Logic and Comparator과목: 전자전기컴퓨터설계실험 II담당 교수: 교수님학과: 전자전기컴퓨터공학부학번 ... 교안(Lab-04 Arithmetic Logic and Comparator)전자전기컴퓨터설계실험II 강의 교안(HBE Combo II-DLD)전자전기컴퓨터설계실험II 강의 교안(Verilog-HDL ... In-Lab 실험 내용 및 예상결과153.1 실험 내용153.2. 예상결과194. 참고 문헌251. 서론1.1.

  리포트 | 25페이지 | 2,000원 | 등록일 2024.09.08

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  전자전기컴퓨터설계실험2(전전설2) (6) Flip-Flop and Register, SIPO

  실험 목적본 보고서에서는 베릴로그 HDL을 사용하여 순차 논리를 설계 및 실험한다. ... HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source 항목을 선택한다.Select Source Type에서 Verilog Test Fixture를 ... 선택한다.File ⇒ Open.ucf 파일을 선택한다.핀 설정에 대한 사항을 왼쪽과 같이 적고 저장한다.Implement Design을 다시 실행시켜 컴파일 한다.Simulation을 선택한다.Verilog

  리포트 | 44페이지 | 2,000원 | 등록일 2019.10.12 | 수정일 2021.04.29

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  서울시립대 전자전기설계2(전전설2) 5주차 사전보고서

  2019년 전자전기컴퓨터설계실험25주차 사전보고서1. ... In-Lab에 대하여 Verilog HDL 코딩을 하고 Synthesize ? ... 그 결과 synthesize가 정상적으로 작동하였다.- 실습4실습 3과 같이 default문을 작성하여 case문을 통해 작성하였다.- 실습5case문과 default를 사용하여 작성하였지만

  리포트 | 10페이지 | 1,500원 | 등록일 2019.10.13

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  6주차 결과보고서- 디지털 시스템 설계 및 실험 결과보고서

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서이름 :학번 :실험제목7-segment실험목표1. 4bit binary 를 8bit ... 구현된 결과물을 HBE-COMBO II-DLD 보드에 업로드하여 검증실험결과1. ... FPGA Simulation1) Quartus 프로그램을 실행하여 프로젝트를 생성한 뒤 프로그래밍한 Verilog 파일을 불러왔다.2) Main회로를 Top level로 설정한 뒤

  리포트 | 4페이지 | 1,000원 | 등록일 2020.07.29

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  동우화인캠 합격 자기소개서

  또한, 교직원과 다른 학생 자치기구들과의 소통문제로 진행에 힘든 있었습니다.이를 극복하기 위해 대외협력 및 홍보 역할을 맡은 저는 계속되는 의견대립을 줄이기 위해 정기적인 회의 및 보고서 ... 그 결과 서로에 대한 협력 없이 무리한 계획으로 프로젝트 진행은 비효율적이었고, 중간평가 결과 2위였지만 최종 프로젝트 결과 결국 수상도 하지 못했습니다. ... 전공 설계 프로젝트로 불가능해 보였던 전자시계를 작동시키는 Verilog를 통해 프로그램을 만들면서 제가 주도했던 편안한 분위기는 팀원들을 더욱 친해지게 만들었고, 팀원들 간의 협업을

  자기소개서 | 4페이지 | 3,000원 | 등록일 2020.07.13

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  A+ 디지털 시스템 실험 Random Access Memory (RAM) <9주차 결과보고서>

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서디지털 시스템 설계 및 실험 2016 전기전자공학부이름 :학번 :실험제목Random ... [그림 4] 16x4 RAM FPGA 결과[그림 5] 16x4 RAM FPGA 결과토의Verilog로 RAM을 구현하기 위해 주소, 입력값, 읽기, 쓰기를 input으로 하고 출력값을 ... Access Memory (RAM)실험목표① 16X4 RAM(Random Access Memory)를 설계한다.② 자율적으로 메모리를 활용한 새로운 모듈을 설계한다.실험결과1. 16x4

  리포트 | 4페이지 | 1,500원 | 등록일 2017.07.05

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  디시설 - 전가산기, 전감산기 설계

  결과 보고서( 전가산기, 전감산기 설계 )제목전가산기, 전감산기 설계실습 목적전감산기는 한 자리 이진수 뺄셈 시, 전가산기에서 더한 결과 캐리가 발생하는 것과 반대로 아랫자리에서 발생하는 ... 논리식을 Exclusive-OR로 나타내고, 이를 이용해 전가산기를 Verilog 또는 VHDL로 설계하라.① 전가산기의 덧셈 결과 논리식S = x? ... 시뮬레이션 결과- 진리표와 비교하기 쉽게 simulation setting을 Functional 모드로 설정한 결과이다.위에서 작성한 전가산기 진리표와 동일한 S, C 값이 나왔으며

  리포트 | 9페이지 | 1,000원 | 등록일 2019.07.20

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  [기초전자회로실험1] "Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증" 예비보고서

  통한 검증자료는 실제 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.1. ... 논리적 거짓(false)은 0, 논리적 참(true)은 1, x는 결과에 상관없는 값(dc; don't care) 이다. ... TestBench에 알맞은 코드를 작성한다⑥ 좌측의 “Run Simulation” 클릭 → “Run Behavioral Simulation” 클릭한다⑦ 생성되는 Simulation결과를

  리포트 | 6페이지 | 1,000원 | 등록일 2019.03.19 | 수정일 2019.04.01

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  시립대 전전설2 [9주차 결과] 레포트

  예비 보고서에 사용된 코드와 다르게 글자의 움직임을 다르게 설정을 하였다. 실제 예비보고서에서 작성한 코드는 너무 급속도로 빠르게 이름이 지나가서 확인이 불가능했다. ... Results of this Lab (실험 결과)첫번째 실험. ... Supposed Data and Results of this Lab (예상 실험 결과)가.

  리포트 | 11페이지 | 2,000원 | 등록일 2019.07.29

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  디시설 - 기본적인 디지털 논리회로 설계

  결과 보고서( 기본적인 디지털 논리회로 설계 )제목기본적인 디지털 논리회로 설계실습 목적본 실습에서는 기본 논리 게이트로 구성된 회로를 Schematic과 VHDL로 각각 설계하여 ... 이때 다음과 같이 Verilog 또는 VHDL 템플릿에 따라 설계한다.3. ... 다음 회로에 대한 논리식을 세우고, 진리표를 작성한 후 Verilog 또는 VHDL로 표현하라.

  리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20

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  [기초전자회로실험2] Verilog 언어를 이용한 Sequential Logic 설계 결과레포트

  ,보고서 평가 A+기초전자회로실험 과목 A+받은 자료입니다.본 문서는 나눔글꼴 기준으로 되어있습니다. ... 실험제목Verilog 언어를 이용한 Sequential Logic 설계2. ... 실험결과 및 사진SR Flip-FlopT Flip-FlopD Flip-FlopSR Latch module Test Bench sourceSR Latch module source1.

  리포트 | 4페이지 | 1,000원 | 등록일 2019.03.27 | 수정일 2019.04.01

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  디시설 - 멀티플렉서, 디멀티플렉서 설계

  결과 보고서( 멀티플렉서, 디멀티플렉서 설계 )제목MUX, DEMUX 설계실습 목적멀티플렉서는 여러 개의 입력을 하나의 출력으로 전송한다. ... 이것은 Verilog나 VHDL이 합성되는 과정에서 그 전의 값을 유지하기 위해 래치를 포함시키기 때문이다. ... 따라서 이번 실습에서는 멀티플렉서와 디멀티플렉서의 동작을 이해하고 VHDL 코드를 작성하여 설계한다.실습 내용실습 결과MUX1. 멀티플렉서(MUX: MUltiplexer)란?

  리포트 | 7페이지 | 1,000원 | 등록일 2019.07.20

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  디지털시스템실험 2주차 결과리포트

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서2017 디지털 시스템 설계 및 실험 KECE210 전기전자공학부실험제목Verilog ... , Quartus, FPGA 등의 툴 사용방법 오리엔테이션실험목표① Verilog의 사용법을 익히고 실습을 통해 작동원리를 파악한다.② FPGA가 무엇인지 알 수 있다.③ 기본적인 ... -- test1_tb.v -(2) Test benchTestbench : 코딩한 로직 모듈의 동작을 확인해보기 위한 것으로, 신호를 생성하고 다른 모듈에 공급할 수 있는 또 다른 verilog

  리포트 | 4페이지 | 1,500원 | 등록일 2018.01.02

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  [기초전자회로실험1] "Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증" 예비보고서

  통한 검증자료는 실제 실험을 바탕으로 작성되었으며,보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.본 문서는 나눔글꼴 기준으로 되어있습니다. ... 0011를 해주면 1001로 9가 나온다는 말이다.그런데 예외가 있다. 1010~1111까지 (1010,1011,1100,1101,1110,1111) 6개는 사용하지 않으므로 계산결과가 ... 실험제목Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증2.

  리포트 | 6페이지 | 1,000원 | 등록일 2019.03.23 | 수정일 2019.04.01

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  전지전자기초실험 디지털 시계 설계 실습 설계프로젝트 레포트

  전기전자 기초실험 결과보고서제12장 설계 프로젝트 I- 디지털 시계 설계 실습 -학과학년학번분반실험조성명전기전자공학2# 기본 개념아무 입력도 들어오지 않으면 일반 시계 모드에 있으며 ... 초 조절 버튼은 초를 00으로 초기화한다.# verilog code실제로 디지털 시계를 구현할 때에는 조금 더 많은 측면을 고려해야 한다.clk가 1,000,000번 진동할 때마다

  리포트 | 6페이지 | 1,500원 | 등록일 2017.12.01

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  VHDL에 의한 논리 시스템 해석 및 설계

  점점 커져가는 IC의 Gate Size에 대한 새로운 대안으로 내놓은 일종의 보고서 형식의 언어이다. 즉, Documentation을 위해 만든 Hardware용 언어이다. ... 여기에 편승해 EDA(Electronic Design Automation)관련 업계에서 보고서 형식으로 제정해 놓은 VHDL을 Simulation할 수 있게 만들기 시작했고 이에 대해 ... Verilog-HDL논리 회로 시뮬레이터 Verilog의 표현 방법을 동작 표현(behavioral description) 까지 확장한 것으로 C 언어의 특징을 많이 이어 받은 기술

  리포트 | 38페이지 | 5,000원 | 등록일 2017.12.30

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  A+ 디지털 시스템 실험 Simple Computer – Data Path <10주차 결과보고서>

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서디지털 시스템 설계 및 실험 2016 전기전자공학부이름 :학번 :실험제목Simple ... Verilog 코드는 다음과 같다.module RegisterFile(CLK, Ddata,Write, Daddr, Aaddr, Baddr, Adata,Bdata, Reg0,Reg1, ... Data Path실험목표① 컴퓨터 시스템의 기본적인 구조를 이해한다.② DATAPATH를 설계 및 구현하고 검증한다.실험결과1.

  리포트 | 9페이지 | 1,500원 | 등록일 2017.07.05

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  [디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] (실험15) 상태도(State Diagram) 구현

  시뮬레이션《 실험15 결과 보고서 》조제출일학과/학년학번이름실험 (1) p201에 주어진 상태도를 Verilog HDL로 구현하라.? 코드? ... 《 실험15 예비 보고서 》조제출일학과/학년학번이름3) 에서 코드가 빠진 부분을 채워라.? 코드? ... State Diagram실험 (2) 카운트 방향을 제어하는 입력신호가 up_dn인 3비트 up-down 카운터의 상태도를 완성하고, Verilog HDL로 구현하라.? 코드?

  리포트 | 4페이지 | 2,000원 | 등록일 2014.10.21 | 수정일 2016.06.13

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