"verilog 결과보고서" 검색결과 81-100 / 161건

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  디지털시스템실험, Verilog를 이용해 BCD to 7 segment를 통한 계산기 설계 및 구현, FPGA보드 결과 포함

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서실험제목BCD to 7 Segment, 7 Segment를 통한 계산기 설계 및 구현실험목표1 ... Line decoder의 Verilog 코드이다.2. ... 가산기와 연결하여 계산결과를 표현하는 7-segment 계산기 구현실험결과7-segment 블록 다이어그램을 보면 먼저 4bit의 input을 입력받아서(0~15까지 표현가능) 이를

  리포트 | 5페이지 | 2,000원 | 등록일 2015.12.05 | 수정일 2018.05.23

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  A+ 디지털 시스템 실험 7-segment <5주차 결과보고서>

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서디지털 시스템 설계 및 실험 2016 전기전자공학부이름 :학번 :실험제목7-segment실험목표① ... HBE-COMBO II-DLD 보드에 업로드하여 검증⑤ (심화)가산기와 연결하여 계산결과를 표현하는 7-segment 계산기 구현실험결과1. 4bit Binary-to-BCD Convertor ... 이를 바탕으로 작성한 Verilog 코드는 다음과 같다.module Line_Decoder (input [3:0] A,output [3:0] S);assign S[3] = A[3]|

  리포트 | 15페이지 | 1,500원 | 등록일 2017.07.05

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  A+ 디지털 시스템 실험 Latch & Flip-Flop <6주차 결과보고서>

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서디지털 시스템 설계 및 실험 2016 전기전자공학부이름 :학번 :실험제목Latch ... 이를 바탕으로 구현한 Verilog 코드는 다음과 같다.module SR_Latch(input S,R, output Q,Q_n);nand A (Q,S,Q_n);nand B (Q_n, ... Verilog 코드는 다음과 같다.module SR_Latch(input S,R,CLR, output Q,Q_n);wire q,q_n;nand A1(q,S,q_n);nand A2(q_n

  리포트 | 11페이지 | 1,500원 | 등록일 2017.07.05

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  digital clock design(결과)

  실험 결과 보고서1. ... Verilog Code AnalysisFirst of all, we have to declare input and output ports. ... Experiment Result- Verilog Codemodule digital_clock(Clk, AP, Reset, H, M, S, H0, H1, M0, M1, S0, S1,

  리포트 | 10페이지 | 1,000원 | 등록일 2011.07.09

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  디지털 시스템 실험 RAM(Random Access Memory) 예비보고서

  디지털 시스템 설계 및 실험 예비 보고서작성자:학번:실험조:실험일:실험제목RAM(Random Access Memory)실험목표1. 16×4RAM(Random Access Memory ... Select bit이 0이면 SR latch의 결과 값이 Q로 일정하므로 Read 상태에 있다. ... Verilog로 작성되는 RAM은 Flip-flop으로 구성하므로 SRAM이라고 할 수 있다.

  리포트 | 5페이지 | 1,000원 | 등록일 2016.04.08

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  디지털회로 실험 보고서 Datapath 코드(simple computer 일부), Registerfile, FunctionUnit등 이용

  실험 결과 및 코드.module RegisterFile(CLK, Ddata, Write, Daddr, Aaddr, Baddr, Adata, Bdata, Reg0,Reg1,Reg2,Reg3 ... 이 값은, 먹스에 의해서, 외부에서 넣어주는 Data일 수도 있고, Datapath의 계산 결과로 나온 값일 수도 있다.Daddr : 값을 넣어줄 레지스터를 선택하는 어드레스 값이다

  리포트 | 11페이지 | 1,000원 | 등록일 2014.11.09 | 수정일 2016.11.10

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  디지털 시스템 실험, Verilog 코딩, Adder/Subtractor/Multiplier/Divider, Binary to BCD 설계, FPGA보드 결과 포함

  그리고 Full Adder는 처음에 예비보고서에 Verilog에 배열을 이용하여 4'b 형식으로 선언하여 코딩하였는데 이렇게 코딩을 하는게 목적이 아니라고 하셔서 다시 Half Adder ... 디지털 시스템 설계 및 실험 결과보고서실험제목Add/Subtractor/Multiplier/Divider 설계실험목표Half Adder과 Full adder를 이용하여4bit Add ... /Subtractor를 설계하고, Multiplier / Divider를 설계한다.실험결과1.

  리포트 | 5페이지 | 2,000원 | 등록일 2015.12.05 | 수정일 2018.05.23

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  A+ 디지털 시스템 실험 Sequential Circuit 설계 및 구현 <7주차 결과보고서>

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서디지털 시스템 설계 및 실험 2016 전기전자공학부이름 :학번 :실험제목Sequential ... 동기식 Up/Down 카운터의 Verilog 코드는 다음과 같다.module SR_Latch(input S,R, output Q,Q_n);nand A (Q,S,Q_n);nand B ... Verilog를 이용해 설계한 신호등 코드는 다음과 같다.module SR_Latch(input S,R, output Q,Q_n);nand A (Q,S,Q_n);nand B (Q_n

  리포트 | 8페이지 | 1,500원 | 등록일 2017.07.05

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  디지털 시스템실험, Verilog 코딩, Sequential Circuit (신호등) 구현, FPGA보드에서 신호등 사진 결과

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서실험제목Sequential Circuit 설계 및 구현실험목표① 동기식 UP/DOWN ... Up/down counter의 Verilog code이다2. 조교님이 올려주신 testbench code이다3. FPGA보드에 연결하여 Upcount부터 실행하여 보았다. ... (신호등을 설계하였다)실험결과이번 실험은 각종 Flip-flop을 구현하고 최종적으로 이를 이용하여 BCD Ripple Counter와 Register를 이용한 한자리 정수 덧셈 뺄셈

  리포트 | 3페이지 | 2,000원 | 등록일 2015.12.05 | 수정일 2018.05.16

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  A+ 디지털 시스템 실험 Arithmetic Circuit <4주차 결과보고서>

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서디지털 시스템 설계 및 실험 2016 전기전자공학부이름 :학번 :실험제목Arithmetic ... [그림 3]과 같은 회로를 구성하고 이를 바탕으로 구현한 Verilog 코드는 다음과 같다.module HalfAdder(A,B,S,C);input A;input B;output S ... Verilog 코드는 다음과 같다.module HalfAdder(A,B,S,C);input A;input B;output S,C;xor sum(S,A,B);and Carr(C,A,B

  리포트 | 9페이지 | 1,500원 | 등록일 2017.07.05

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  디지털 시스템실험, Verilog 코딩, 16X4 RAM(Random Access memory) 설계, FPGA보드 결과 포함

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서실험제목RAM(Random Access Memory)실험목표16×4RAM(Random ... Memory의 Verilog Code이다.WR=1이면 A0~A3이 각각 D_IN0~D_IN3으로 저장되게 하였고RD가 0이면 CLK에 관계없이 A0~A3이 지정된 주소의 내용(값)이 ... Access Memory)를 설계한다.실험결과이번 실험에서는 플립플롭을 이용한 memory, 즉 RAM(Random Access Memory)를 coding하였다.code 안에는

  리포트 | 3페이지 | 1,500원 | 등록일 2015.12.05

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  디지털 시스템 설계실험 Verilog, Simple computer 구현(Control Unit, Datapath, Data memory 등) FPGA보드 결과 사진

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 프로젝트 보고서프로젝트 제목Simple Computer 구현(Multiplier 동작 확인) ... 원하는 결과를 쉽게 얻지 못하였다. ... 실험결과Simple Computer 설계도먼저 Simple Computer는 크게 ControlUnit과 Datapath로 구성되어있고 데이터를 저장하는 곳으로 Data momory의

  리포트 | 4페이지 | 2,000원 | 등록일 2015.12.05 | 수정일 2018.05.16

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  [디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] (실험12) Verilog HDL을 이용한 기본회로 설계

  《 실험12 결과 보고서 》조제출일학과/학년학번이름실험 1) 7-세그먼트 디코더의 설계(1) Verilog HDL 코딩(2) 시뮬레이션실험 2) DE2 보드로의 다운로드 및 동작 확인 ... 시뮬레이션 결과(2) 동기식으로 set 또는 reset이 가능한 플립플롭으로 바꾸고, 동작을 확인하라.? 코드? 시뮬레이션 결과 ... 시뮬레이션 결과(1) set이 reset보다 priority가 높은 비동기식 D플립플롭으로 바꾸고, 동작을 확인하라.? 코드?

  리포트 | 4페이지 | 1,000원 | 등록일 2014.10.21 | 수정일 2016.06.13

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  텔레칩스 합격자소서

  이는 저전력 구동을 가능하게 하고, 더욱 빠른 스위칭속도를 갖게 되는 것을 증명할 수 있었습니다.마지막으로, 공부한 내용을 논문 형식으로 보고서를 작성하고 발표영상을 만들었습니다. ... 전공 프로젝트 경험[MIPS 프로세서 구현]3학년 때, multi-cycle MIPS design using Verilog 프로젝트를 진행했습니다. ... 그 결과, 음성인식 부분의 딜레이, 모터 부분의 전력 부족, 기기 간 통신 알고리즘의 문제점을 파악했습니다.

  자기소개서 | 4페이지 | 3,000원 | 등록일 2019.04.08

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  디지털시스템 실험(동기식 up/down counter)+응용한 신호등 설계

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서디지털 시스템 설계 및 실험 2014 전기전자공학부이름 : 전기전자전파공학부 고찬규 ... Up/down counter의 Verilog code이다2. 조교님이 올려주신 testbench code이다3. FPGA보드에 연결하여 Upcount부터 실행하여 보았다. ... (신호등을 설계하였다)실험결과이번 실험은 각종 Flip-flop을 구현하고 최종적으로 이를 이용하여 BCD Ripple Counter와 Register를 이용한 한자리 정수 덧셈 뺄셈

  리포트 | 3페이지 | 1,000원 | 등록일 2014.11.03 | 수정일 2016.11.10

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  [디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] (실험13) 시프트 레지스터와 카운터의 설계

  시뮬레이션53) 카운터를 리셋 시키기 위한 Verilog HDL 구문을 들고 설명하라.? 코드? 시뮬레이션5《 실험13 결과 보고서 》조제출일학과/학년학번이름실험 (1)? ... 《 실험13 예비 보고서 》조제출일학과/학년학번이름2) , , 그리고 에서 코드가 빠진 부분을 채워라.① 시프트 레지스터(Shift register)? 코드?

  리포트 | 9페이지 | 2,000원 | 등록일 2014.10.21 | 수정일 2016.06.13

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  [컴퓨터공학기초설계및실험2 보고서] 32-bit carry look-ahead adder (CLA) design

  컴퓨터 공학 기초 설계 및 실험2 보고서실험제목: 32-bit carry look-ahead adder (CLA) design제목 및 목적제목32-bit carry look-ahead ... flip-flop과 32-bit RCA로 구성되어있다.waveform에서 slack이 양수이기 때문에 violation이 발생하지 않음이 확인된다.고찰 및 결론고찰clock과 관련하여 처음 verilog로 ... 같다.합성(synthesis) 결과* 4-bits CLARTL viewerfull adder와 CLB로 구성되어있다.* 32-bits CLA with Register/32-bits

  리포트 | 15페이지 | 2,000원 | 등록일 2015.04.12

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  실험5. Decoder & Encoder 예비보고서

  실험 5 예비보고서교육목표정보통신대학 교육목표정보통신대학은 수요지향적 교육을 바탕으로 국제 경쟁력과 전문성 및 실용성을 갖춘 고급 정보통신 엔지니어의 양성을 목표로 하고 있다. ... 보통 독립형의 집적 IC회로에 쓰이고 VHDL 이나 Verilog같은 하드웨어 언어 수단으로서 복잡한 IC회로에서 합성되기도 한다. ... 우측의 진리표를 보면 알 수 있듯이 I3(=3번 input)이 High일 때 다른 입력 값이 어떠한 값을 가지든 결과는 011(2) 즉 3(십진법)이 나옴을 알 수 있다.

  리포트 | 10페이지 | 1,000원 | 등록일 2017.12.07

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  C 기반 ALU 설계. 컴퓨터구조 ALU 설계 과제

  ALU 이론 : 개인별 연구 Tool 탐색 : QuartusII , MaxII , Orcad , C 中 택 11 차 6/2 AM 10~11 : 참고자료조사 , 이론연구 , 보고서작성 ... 설계 결과물의 동작 완결성 및 안정성 시뮬레이션 결과 동작표대로 작동 확인 및 오버플로우도 (29,31) 확인 D. ... 설계 및 결과 Part 5 . 제한요소에 대한 고찰 Part 6.

  리포트 | 33페이지 | 3,500원 | 등록일 2013.01.28

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  디지털시스템 실험(SR Latch, JK, D FF, Register, Shift Register, Register를 이용한 가산기)

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서디지털 시스템 설계 및 실험 2014 전기전자공학부이름 : 전기전자전파공학부 고찬규 ... Shift Register의 Verilog Code이다8. 앞서 작성한 Register code를 이용하여 0~9의 한자릿수 덧셈, 뺄셈을 하는 계산기를 작성하였다.9. ... 누르고 3를 누르자 8-3의 결과인 5가 표시 되었다.

  리포트 | 5페이지 | 1,000원 | 등록일 2014.11.03

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