"verilog 결과보고서" 검색결과 101-120 / 161건

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  [디지털시스템실험(Verilog)] Verilog 기본 실습 예비보고서

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 예비 보고서학부 : 학번 / 이름 :실험조 : 실험일 :실험제목Verilog실험목표① Verilog ... 실제 실험에서는 다른 코딩 방법이 요구될 수 있기에, 하나의 예시를 보이기 위함과 동시에 예습 목적으로 예비보고서에 본 내용을 넣고자 한다.module adder_32bit(a, b ... 즉, input a와 b가 AND GATE를 통과하여 나오는 결과값이 wire g의 output이 되며, intput a와 b가 XOR GATE를 통과하여 나오는 결과값이 wire

  리포트 | 2페이지 | 1,000원 | 등록일 2011.10.05

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  Verilog를 이용한 CPU의 제어(Control) 부분 구현 (컴퓨터 아키텍쳐 실습)

  변수가 너무 많아 지면 관계상 waveform을 스크린샷으로 찍어 보고서에 포함하지 못하는 점 죄송스럽게 생각한다.5. ... 디스패치 롬을 이용하여 구현하였으면 더 좋았을 텐데, 아쉽게도 시간이 부족하여 어쩔 수 없이 Verilog로 디스패치 롬을 이용하여 구현하여 나온 결과를 RTL로 시뮬레이션 하였다. ... 실험 결과우선 Control Word를 설계했다. 이 CW는 총 23비트로 이루어져 있고 Datapath와 Control 사이를 연결한다.

  리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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  Design of Excess-3-to-BCD code converter

  디지털 공학 Design Project설계 보고서Design of Excess-3-to-BCD code converter설계 이론1. specification- BCD code 는 ... 결과FPGA 설계 진행8. implementationAssignment Editor 를 사용하여 입력, 출력 port 를 FPGA pin 에 assignment 하였다.보드 설명서를 ... Verilog HDL(1) structural descriptionStructural description의 CodingStructural description의 functional

  리포트 | 12페이지 | 1,000원 | 등록일 2012.06.04

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  32비트 ALU Verilog설계

  ALU결과 보고서1.실습목표CPU에서 산술 연산 논리장치인 ALU(Arithmetic Logic Unit)을 설계하고 검증한다.2.이론ALU(산술 논리장치)는 두 숫자의 산술연산(덧셈 ... 또한 계산한 결과가 32번째 부호를 나타내는 비트 만을 나타내서 연산결과는 0이 된다. 이것은 정확한 연산 결과 값이 아니고 범위를 벗어난 값이다. ... sign bit가 1인 경우Z(Zero):연산결과가 0인 경우C(Carry):연산결과 carry가 발생한 경우V(Overflow):연산결과 overflow가 발생한 경우 (V=cout

  리포트 | 34페이지 | 1,500원 | 등록일 2010.12.21

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  verilog FSM

  결과 레포트1.

  리포트 | 23페이지 | 1,500원 | 등록일 2010.12.21

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  verilog cla

  모든 비트에 0이 출력이 된다.100ns에서 Wave form tb_x tb_y의 모든 비트에 0 cin에 1을 넣어서 가산한 결과 첫 번째 비트에만 1이 출력되고 나머지 비트는 ... 0이 된다.200ns에서 Wave form tb_x의 1~4번째 비트에 1을 넣고 나머지 비트에 0을 넣는다. tb_y의 모든 비트에 0 cin에 0을 넣어서 가산한 결과 1~4번째 ... #step; $finish;//100ns후 테스트 종료endendmodule//모듈 종료Wave Form0ns에서 Wave form tb_x tb_y cin에 0을 넣어서 가산한 결과

  리포트 | 23페이지 | 1,500원 | 등록일 2010.12.21

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  dmac final report

  디지털 논리 회로 2 – Term ProjectDirect Memory Access Controller최종 결과 보고서컴퓨터공학과1. ... 디지털 논리회로 2 수업과 연계되는 컴퓨터기초공학설계 및 실험 2과목에는 수업시간에 배운 회로들을 매시간마다 verilog로 작성하고, DE2-70 보드에 Porting 하여 결과를 ... address[31:8]) 에 1~4 까지의 case를 적용하고, 그 이외의 경우에 대하여 벗어난 주소 표시를 해주는 방법을 사용했다.그랬더니 왼쪽에 보이는 그림과 같이 제대로 된 결과가

  리포트 | 19페이지 | 2,000원 | 등록일 2012.02.29

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  디지털 시스템 실험 7-Segment 예비보고서

  디지털 시스템 설계 및 실험 예비 보고서작성자:학번:실험조:실험일:실험제목7-Segment실험목표1. 4bit binary 를 8bit BCD code 로 변환하는 컨버터를 라인 디코더를 ... 이에 해당하는 Verilog를 코딩한다.4. 컴파일 후, 시뮬레이션을 해본다.5. ... 구현된 결과물을 HBE-COMBO II-DLD 보드에 업로드하여 검증5. (선택사항) 가산기와 연결하여 계산결과를 표현하는 7-segment 계산기 구현배경지식1.

  리포트 | 10페이지 | 1,000원 | 등록일 2016.04.08

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  [Verilog] Inverse Quentization을 수행하는 코드

  Verilog Coding? Waveform 해석? 회의록 작성? Verilog Coding? Algorism 연구? 보고서작성? C++검증? Waveform 해석? ... 보고서 작성2. ... 확인역할분담▶ : 보고서 작성 및 설계의 전반적 구상 진행 담당.

  리포트 | 26페이지 | 1,500원 | 등록일 2010.09.09

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  드 모르간의 법칙

  실험예비보고서 – 드 모르간의 법칙1. ... 예비 보고서 문제1) 드 모르간의 법칙 (DeMorgan;s Law) 란? ... Ch22) 디지털 논리회로 설계 – Verilog 기초, (김종수 외 6명), Ch23) 네이버 백과사전4) Hyperlink "http://webdocs.cs.ualberta.ca

  리포트 | 9페이지 | 2,000원 | 등록일 2013.11.18

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  전기전자기초실험 Chapter 11 FSM(Finite State Machine) Design Pre-report

  value is written on directional arrow.[2]① Realize the FSM in Figure 11-3 in its Behavioral model using verilog

  리포트 | 9페이지 | 1,500원 | 등록일 2011.12.18

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  전기전자기초실험 Chapter 12 Design Project I Report

  Using verilog program and device, seven 7-segment output represents time using 1MHz clock input.

  리포트 | 11페이지 | 2,000원 | 등록일 2011.12.18

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  전기전자기초실험 Chapter 13 Design Project II Report

  ① Analyze the designing conditions given in the project, and explain the desirable specification related to realization.In this project, there are giv..

  리포트 | 14페이지 | 2,500원 | 등록일 2011.12.18

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  전기전자기초실험 Chapter 9 Arithmetic Circuit DesignReport

  Chapter 9Arithmetic Circuit DesignReport·Arithmetic Circuit DesignTable 9-4. T/F table of 4-bit adder/subtracterInputOutputAiBiAdd/SubtractS3S2S1S0Ove..

  리포트 | 6페이지 | 1,000원 | 등록일 2011.12.18

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  전기전자기초실험 Chapter 10 Flip-Flop andCounter DesignPre-report

  ·Flip-Flop and Counter Design① Use verilog HDL code to express Master/Slave J-K Flip-flopFlip-flop is

  리포트 | 5페이지 | 1,000원 | 등록일 2011.12.18

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  전기전자기초실험 Chapter 10 Flip-Flop andCounter DesignReport

  In this waveform, OUT values increases since PL=1 and U_D=0. When PL=0, OUT gets value P of the time when PL goes to 0. When PL=1 and U_D=1, OUT value..

  리포트 | 4페이지 | 1,000원 | 등록일 2011.12.18

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  부울대수의정리

  실험예비보고서 – 부울대수의 정리1. ... 예비 보고서 문제1) Y=ABD+ABD 를 부울대수 공식을 이용하여 간략화 시키시오. ... Ch22) 디지털 논리회로 설계 – Verilog 기초, (김종수 외 6명), Ch23) www.google.com image-searching

  리포트 | 9페이지 | 2,000원 | 등록일 2013.11.18

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  전기전자기초실험 Chapter 13 Design Project II Pre-report

  ·Designing Elevator Controller① Research the elevator operation combination that is needed to design an elevator controller.I made this elevator simil..

  리포트 | 13페이지 | 2,000원 | 등록일 2011.12.18

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  전기전자기초실험 Chapter 9 Arithmetic Circuit DesignPre-report

  ·Arithmetic Circuit Design① Survey the other types of number system.(exp : sign and magnitude, one’s complement)-Sign and magnitude: This method is t..

  리포트 | 5페이지 | 1,000원 | 등록일 2011.12.18

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  전기전자기초실험 Chapter 11 FSM(Finite State Machine) Design Report

  ·FSM(Finite State Machine) Design① Do some research on the circuits using Mealy machien and Moore machine.FSM is a kind of logic circuit that has fini..

  리포트 | 7페이지 | 1,500원 | 등록일 2011.12.18

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