"verilog digital clock" 검색결과 61-80 / 82건

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  Embedded System 2nd_Report LCD Control

  7-segment displays as in a digital clock. ... The reason is that we didn’t fully verify of the verilog code we designed. ... computer display) or fixed images which can be displayed or hidden, such as preset words, digits, and

  리포트 | 60페이지 | 3,500원 | 등록일 2013.10.28

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  Verilog HDL 알람시계, 최대공약수 구하는 프로그램

  Verilog HDL 을 이용한 Digital Alarm Clock, GCD 구하는 프로그램.1. Alarm 기능을 갖는 digital clock2. GCD (최대공약수)3.

  리포트 | 7페이지 | 2,000원 | 등록일 2010.05.26

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  flip-flop and counter design(예비)

  Latch is the most commonly utilized circuit in many digital circuit processes, which include memorizing ... Right10Shift Left11Not Allowed- Verilog Codemodule SHIFT_REG_BOTH(leftInput, rightInput, clk, s1, s2 ... leftInput, Q2, D1, s1&~s2);MUX_2_TO_1 MUX2(leftOutput, Q3, D2, s1&~s2);MUX_2_TO_1 MUX3(rig34567800011- Verilog

  리포트 | 16페이지 | 1,000원 | 등록일 2011.07.09

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  결과보고서-Exp 8. Co-Simulation & Co-Emulation Using FPGA.hwp

  PurposeBefore the exp.9 and exp.10 in which you should design a complex digital circuit in verilog HDL ... You can learn how to do the followings in this experiment.- Digital circuit design in verilog HDL- Software ... The test-bench should include the generator of clock & inputs of the adder.우리는 다음과 같이 test-bench를 작성하였으며

  리포트 | 9페이지 | 2,000원 | 등록일 2010.10.09

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  digital clock design(예비)

  in digital clock. ... ② Think about problems that cause the errors in digital clock and find ways to solve them. ... In other words, this is the delay caused by the data-rate of the link.

  리포트 | 9페이지 | 1,000원 | 등록일 2011.07.09

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  예비보고서-Exp9.Inverse DCT Hardware Module Design

  PurposeHardware description languages (HDLs) such as Verilog HDL are basic tools for describing digital ... 또한 대부분의 회로는 clock이 변할 때마다 상태가 변하는 제한적인 형태의 Moore Machine인 clocked sequential system으로 되어 있다. ... 따라서 전체 Flip Flop은 동일한 동기화된 clock 신호를 사용한다.

  리포트 | 11페이지 | 2,000원 | 등록일 2010.10.09

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  Verilog를 이용한 교통신호제어기(TLC) 설계

  Digital System Design HW #32007142105 Kim Jang-wook1. ... sig_control(hl, ll, pl, X, P, clock, clear);//I/O portsinput X, P, clock, clearoutput[2:0] hl, ll, pl ... Verilog 설계유사 코드//Define True/False & DelaysTRUE 1'b1, FALSE 1'b0, LI1 8, LI2 6, SI 2//Module declarationmodule

  리포트 | 11페이지 | 1,500원 | 등록일 2009.11.17

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  카이스트 전자공학실험2 실험9 Inverse DCT Hardware Module Design 결과보고서

  이는 digital signal processing (Image & video processing, audio compression …)에서 넓게 사용된다. ... operation을 수행하는 모듈이다.최종적으로 입력과 출력 사이에 4x4 Matrix 배열을 Transpose 하고자 하는 것을 목적으로 구성하였으며, 4개의 16bit 입력을 4clock에 ... 하지만 오직 cosine만 사용한다는 차이점이 있다. 왜냐하면 오직 real numbers만 사용함으로써 디지털시스템을 좀 더 쉽게 다룰 수 있기 때문이다.

  리포트 | 14페이지 | 2,500원 | 등록일 2011.11.06

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  [디지털논리회로] StopWatch verilog로 설계하기

  Verilog HDL 소스 및 주석module StopWatch(led1, led2, led3, led4, led5, led6, startstop, reset, clock, led_second ... [디지털논리회로실험 기말프로젝트]Stopwatch VHDL로 만들기(due date:)1. ... ) //깜빡깜빡.~~ 하게 만드는..beginled_second = clock*100;//reg led_second는....

  리포트 | 8페이지 | 2,000원 | 등록일 2008.12.07

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  4bit binary up/down counter

  The clock is connected directly to the CLK inputs of each flip-flop. ... Design Palnitkar,Samir, Verilog HDL http://www.st.com/stonline/products/literature/ds/10323.pdf http ... This is called parallel.FF1FF2FF3FF4*Pulse 1 Circuit action : Each flip-flop is pulsed by clock.

  리포트 | 10페이지 | 1,000원 | 등록일 2010.11.19

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  베릴로그 자판기 설계 프로젝트

  . verilog code- coinblock.vmodule coinblock(reset, clock, in1, in5, add5, add1);input reset;input clock ... 디지털논리회로Design Project #1김재석 교수님디지털 논리회로제출일: 2008.6.13전기전자공학부ddA. block diagramINPUTi1100원이 들어오는걸 감지i5500원이 ... 그래서 총 14비트 멀티 출력을 하는 clock과 상관없는 콤비네이션 로직 회로이다.

  리포트 | 42페이지 | 3,000원 | 등록일 2009.08.09

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  전기전자기초실험 Arithmetic Circuit Design 결과보고서

  when this circuit is run by clock.Delay Matrix of 4-bit adder/subtracterAt the A0, B0 are the maximum ... subtracterWaveform of 4-bit adder/subtracterStructure of 4-bit adder/subtracter-8 -2 = -10 (with overflow)'SEL' clock ... Design- Objective : Understand the expression of negative binary number and 4-bit adder/subtracter with verilog

  리포트 | 13페이지 | 1,000원 | 등록일 2009.09.08

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  디지털회로 [ 주파수 분주기 _ 사전 ]

  1/24 배 분주기 - Verilog HDL 소스 코드module Div_2n (clk_16M, out_8M, out_4M, out_2M, out_1M);input clk_16M;output ... 주파수 분주기는 analog와 digital로 모두 설계가능하다.2n배 주파수는 클럭 신호가 플립플롭을 한 단 걸칠 때 마다 1/2 배로 분주되어, n개의 플립플롭을 통과하면 1/2n ... 주파수 분주기는 입력되는 주파수 신호 fi 을 입력받아 아래와 같은 출력을 내보내는 전자회로이다.여기서 n은 정수이고, Phase-locked loop frequency synthesizers는

  리포트 | 3페이지 | 1,000원 | 등록일 2008.04.09

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  Velilog이용해서 ALU설계.(쿼터스툴에서)

  일어 나지 않습니다.timebar 30ns에서 poseedge clk로 event가 발생하며 결과값은 그 다음 clock에서 출력됩니다. ... 이 때 TDI, TMS, TCK, TDO가 써진 핀들은 프로그래밍이 이루어지는 핀들이므로 일반 입출력으로는 사용할 수 없고, 1번, 2번, 43번, 44번 핀은 clock이나 clear와 ... ->여기서 B[14]에서 Breg인해 모든 reg에는 0의 값이들어가서 output은 0이 됩니다.timebar 20ns~30ns에서 clock값이 0으로 인해 아무런 event도

  리포트 | 17페이지 | 1,500원 | 등록일 2008.04.09

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  [전기전자기초실험] 연산 회로 설계 실험 결과보고서

  또한 주파수를 계산할 때는 이런 로직 자체의 delay 말고도 clock to output, cell delay, net delay, setup, hold 등을 모두 고려하여 계산해야 ... Digital Circuit Design Training Kit를 바꾼 경우에 Device 설정을 해주지 않았거나 Kit 자체에 결함이 있으면 에러가 날 것이다.⑤ MAX+PLUSⅡ ... 학 과학 년학 번분 반실험조성 명전기전자공학2학년전기전자공학2학년6) 실험과정 및 결과측정4비트 덧셈기/뺄셈기 verilog HDL 코드4비트 덧셈기/뺄셈기 Timing Analyzer

  리포트 | 8페이지 | 1,000원 | 등록일 2009.07.29

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  Verilog 코드를 이용한 DashWatch 설계

  Background1) 분주DE2 27MHz 와 50MHz 의 clock을 제공한다.DE2ed_G[1]led_G[0]led_R[1]led_R[0]seg0[6]seg0[5]seg0[4 ... = 0;endend// Segment Output //always @(posedge clock)begincase(BCD_OUT0)4'b0000:seg0=7'b1000000;4'b0001 ... 0;reg [19:0] Clk_div;always@(posedge clock)begin// Start button for reset//if(START==0&&STOP==1)beginENTM

  리포트 | 14페이지 | 2,500원 | 등록일 2009.01.03

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  [디지털논리회로]Digital clock design

  )제 목Digital clock design1. ... 서론- 설계 목적① Digital clock의 동작 원리를 이해한다.② CAD 프로그램의 사용법을 익힌다.③ 설계된 회로를 이용한 시뮬레이션 방법을 익힌다.④ project #2와 ... 결론한 학기동안 디지털 논리 회로를 배워나가면서 힘든 점도 많았지만 많은 것을 배웠고 보람도 있었습니다.

  리포트 | 10페이지 | 1,500원 | 등록일 2006.06.21

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  전기전자기초실험 FSM(Finite State Machine) Design 결과보고서

  systems are designed as clocked sequential systems. ... Design- Objective : Understanding the structural logic of FSM, and designing a simple FSM circuit using verilog ... Compare with a Mealy machine, which maps transitions in the machine to outputs.Most digital electronic

  리포트 | 13페이지 | 1,000원 | 등록일 2009.09.08

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  FPGA, Xilinx ISE 7.1i 로 주무르기

  X, clock, clear);output [1:0] hwy, cntry;reg [1:0] hwy, cntry;input X;input clock, clear;parameter RED ... FPGA를 이용한 디지털 회로 설계 및 시뮬레이션이 정 규Digital circuit design and Simulation by FPGAjyung-kyu LeeKey Words: ... Key Words(키워드), 를 입력하시오.AbstractAccording as Digital circuit design of complicacy and vastitude, circuit

  리포트 | 4페이지 | 2,000원 | 등록일 2007.10.25

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  verilog를 이용하여 0~99까지 segment에 출력할수있는 bcd카운터 설계

  이렇게 구한 값들에서 clock input을 적용해서 설계할수 있다.0~99까지 출력해야 하므로 이렇게 만들어진 bcd 카운터 2개가 필요하다. ... 구현 하였다.2.회로도3.Verilog code//bcd count to 7segment display (0~99) 2002122266 Hae young Jungmodule bcd_counter ... 이값은 일의 자리 값이 9에서 0으로 될 때마다 1씩 증가한다.디지털 논리(BCD 카운터(0~99) 설계)학과:전자과4학년학번:2002122266이름:정해영제출일:2008/7/26

  리포트 | 9페이지 | 1,500원 | 등록일 2008.07.31

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