"verilog digital clock" 검색결과 1-20 / 82건

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  디지털논리회로실험(Verilog HDL) - Real-time clock, counter

  -Then, multiply counted clock cycles by clock period to determine time.? ... CounterImplement a M-digit base-N up/down counter. ... After an elapsed time, the red light labeled LEDR0 turns on and a four-digit BCD counter starts counting

  리포트 | 8페이지 | 1,000원 | 등록일 2019.08.29

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  verilog로 구현한 디지털 도어락(c언어, 비주얼베이직을 이용하여 모델링)

  .....5. 작동 설명 1) 비밀번호 입력 시 - 초기 상태 값 - 0000_0000_0000 - 출력되는 값 중 enable = 1인 경우만 값 인정 - 나머지는 garbage로 처리 ※ Password ○ T..

  리포트 | 17페이지 | 2,500원 | 등록일 2006.12.05

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  [LX세미콘] [R&D digital design] [학사 채용연계형 인턴] 22하 합격 자기소개서

  또한, verilog를 활용하여 FSM, digital clock 등 디지털 시스템을 구현하고, 이를 FPGA에서 검증하는 과정을 통해 개발 tool에 대한 이해도를 높였습니다. ... 특히 이 과정에서 clock 사이클에 따라 정보를 나누어 처리하도록 verilog 코드를 구현하여 240개의 DSP limit을 만족하며 설계를 마칠 수 있었습니다.위의 경험을 통해 ... 이를 위해서는 디지털 시스템과 verilog, FPGA 등 개발 tool에 대한 이해가 요구되며, 제가 이러한 역량을 갖춘 지원자입니다.

  자기소개서 | 3페이지 | 4,500원 | 등록일 2022.12.26 | 수정일 2023.01.06

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  충북대 디지털시스템설계 결과보고서5

  LED 제어 모듈을 구동시키기 위한 Clock은 24MHz이므로 clock_12MHz를 PLL24X2라는 IP에 입력시켜 clock_24MHz로 변환시킨다. ... 그리고 LED에서와 마찬가지로 clock_12MHz를 PLL24X2에 입력시켜 clock_24MHz로 변환시고 서브 모듈인 7-segment 구현 모듈을 불러온다.7-segment ... 실험목표(1) LED Controller를 verilog로 설계하고 FPGA 보드로 결과를 확인한다.(2) FND Timer를 verilog로 설계하고 FPGA 보드로 결과를 확인한다

  리포트 | 8페이지 | 1,500원 | 등록일 2022.02.12 | 수정일 2022.02.14

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  서울시립대 전전설2 Lab-08 예비리포트 (2020 최신)

  실험 방법[실습 1] 4-bit up counter의 출력 값을 single FND에 표시하시오.- 입력: 1Hz clock, resetn- 출력: 16진수로 표시[실습 2] Design ... 출력값을 FND Array에 표시하시오.- 입력: 1Hz의 Count clock- resetn: 0으로 초기화(비동기)- Up/down mode change: 1kHz 클럭으로 mode ... 실험목적verilog HDL 언어를 사용해 7-segment, piezo 등 주변 장치를 제어하는 실험을 한다.

  리포트 | 17페이지 | 1,500원 | 등록일 2021.09.10

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab07(예비) / 2021년도(대면) / A+

  Digital Design with an Introduction to the Verilog HDL.5) 한빛미디어. IT CookBook, 디지털 논리회로. ... Mealy Machine의 차이- Moore Machine이 개념적으로 더 간단하다.- Moore Machine은 출력이 비동기적으로 들어오는 input에 영향받지 않으므로 출력이 clock에 ... HBE-COMBO II – SE Verilog HDL 실습 Verilog HDL 문법

  리포트 | 9페이지 | 2,000원 | 등록일 2022.07.16

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  [코드 복사가능, 학점A+] 전전설2 10.Term Project - 예비+결과+발표자료+성적인증 (서울시립대)

  Design a digital clock displayed on LCD in Verilog HDL.2. ... 시간 reset, stop 기능OptionalList of all functions, Alarm & melody, Stopwatch, Timer, World clock, etc… ... 조정 버튼을 누를 때마다 숫자가 up count.4.

  리포트 | 8페이지 | 3,500원 | 등록일 2021.07.10 | 수정일 2021.11.09

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  시립대 전전설2 A+ 7주차 예비레포트

  Moore vs MealyMoore 머신이 개념적으로 더 간단하므로 디자인 에러 확률이 적음.Moore 머신은 출력이 비동기적으로 들어오는 input에 영향받지 않으므로 출력이 clock에 ... 배경이론 및 개념1) Finite State Machine (FSM)FSM은 정해진 개수의 상태를 가지고, 상태의 천이를 통해 출력을 생성하는 회로로서, 디지털 시스템 제어회로에 폭 ... Moore Machine6) Verilog Modeling for Mealy Machine2.

  리포트 | 15페이지 | 2,000원 | 등록일 2024.09.08

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  서울시립대 전전설2 Lab-07 예비리포트 (2020 최신)

  Ciletti, 『Digital Design』, Pearson, 2013 ... 실습 0에서는 이런 비동기 입력을 clock에 동기화시켜 동기입력으로 변환출력하는 모듈을 만들었다. ... 또한 moore는 출력이 오직 state에 의해서만 결정되므로 출력 역시 clock에 완전히 동기화된다는 특징이 있다.

  리포트 | 8페이지 | 1,500원 | 등록일 2021.09.10

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  시립대 전전설2 A+ 6주차 예비레포트

  돌려서 clock 속도를 1Hz로 맞춤(숫자는 1, LED는 맨 아래 Hz에 불빛이 켜지도록)6) 실습 6카운터의 개념을 이용하여 메인 클럭 1Hz 신호를 받아서 2분주, 4분주 ... 모듈 설계11) Sequential Logic Modeling순차회로 디자인 방법always 구문으로 작성Sensitivity list는 clock, reset 등을 사용always문 ... 실험 목적Verilog HDL 언어를 사용하여 Sequential Logic을 설계 및 실험.Flip-Flop, Register, SIPO, counter 등 다양한 순차회로를 설계Behavioral

  리포트 | 30페이지 | 2,000원 | 등록일 2024.09.08

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  서울시립대학교 전전설2 3주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  차이를 활용하기 위해 wire과 reg형을 활용한다.위에 있는 코드에 대한 의미는 clock 신호가 들어왔을 때, a, b 값이 변경되는 코드이다.보기1과 같이 코드를 작성하면 경쟁 ... 또한, 디지털 논리를 설계하는 여러가지 방법론인 bit operators, Gate Primitive, Behavioral modeling을 이용한 설계 방법을 학습한다.마지막으로 ... 이러한 특징에 따라 한쪽에서의 장점은 한쪽의 단점이 된다.Verilog는 C를 기반으로 하여 일반적으로 VHDL에 비해 배우기 쉽다.

  리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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  디지털시스템실험 2주차 예비보고서

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험이름 :학번 :실험제목① FPGA 및 Verilog의 이해, Verilog를 통한 FPGA 프로그래밍 ... DIP Switch F. 7-Segment 1 DigitG. 8 Array 7-Segment 8Digit실험방법1. Quartus 13.0, ModelSim 13.0 설치2. ... 그림 1과 같은 모듈을 설계하고 C:\DS_2013\LAB01_INTRODUCTION\RTL 폴더에 LAB01_INTRODUCTION.v 라는 이름으로 저장한다.

  리포트 | 4페이지 | 1,000원 | 등록일 2020.07.29

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  9장 VHDL 설계 툴 사용법 예비

  ISim(VHDL/Verilog), Preferred Language ? VHDL,VHDL Source Analysis Standard ? VHDL? ... 클릭하고 아까 만든 계정으로 로그인한다.(2) Vivado Design Suite (includes ISE): WebPACK License를 클릭한 뒤, Generate Node -Locked ... FPGA나 집적회로 등의 전자공학 회로를 처리하는 설계 자동화에 사용한다.주로 디지털 회로 설계에 사용된다.

  리포트 | 16페이지 | 1,000원 | 등록일 2021.01.06

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  (10가지 기능, 코드 전체 포함, 직접 작성한 코드, 확장성 좋은 코드)서울시립대학교 전전설2 10주차(Final) 예비레포트(코딩 매우 성공적, A+, 10점 만점 11점, 디지털 시계)

  Purpose of this Lab이번 실험에서 Verilog HDL언어를 사용하여 디지털 시계를 설계한다. ... [0];OUT_DATA[24] = clock_temp_data_am[1];OUT_DATA[25] = 8'h3A; //':'OUT_DATA[26] = clock_temp_data[2] ... ;OUT_DATA[27] = clock_temp_data[3];OUT_DATA[28] = 8TA[3] = i;OUT_DATA[4] = t;OUT_DATA[5] = 8'h2d; //

  리포트 | 33페이지 | 3,700원 | 등록일 2020.07.22 | 수정일 2020.12.07

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab07(결과) / 2021년도(대면) / A+

  Mealy Machine의 차이- Moore Machine이 개념적으로 더 간단하다.- Moore Machine은 출력이 비동기적으로 들어오는 input에 영향받지 않으므로 출력이 clock에 ... 따라서 Button SW로부터 입력신호 in이 들어올 때 clock의 negative edge에서 시작하여 한 클럭 주기동안 생성되는 in-syn 신호 생성이 가능하다(negedge에 ... 실험 이론(1) Finite State Machine(FSM)- FSM은 정해진 개수의 상태를 가지고, 상태의 천이를 통해 출력을 생성하는 회로로서, 디지털 시스템 제어회로에 폭 넓게

  리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab08(결과) / 2021년도(대면) / A+

  실험의 목적Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 실험하며 그의 controller를 설계한다. ... Conclusion- Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 설계 및 실험할 수 있다. ... 코드에서 buff가 positive clock일 때마다 ~buff(0에서 1로, 1에서 0으로)로 동작하고, 이는 아주 짧은 pulse 신호를 내는 것이다(음파 생성).

  리포트 | 17페이지 | 2,000원 | 등록일 2022.07.16

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  6주차 결과보고서- 디지털 시스템 설계 및 실험 결과보고서

  디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서이름 :학번 :실험제목7-segment실험목표1. 4bit binary 를 8bit ... FPGA Simulation1) Quartus 프로그램을 실행하여 프로젝트를 생성한 뒤 프로그래밍한 Verilog 파일을 불러왔다.2) Main회로를 Top level로 설정한 뒤 ... BCD 입력을 7-segment로 출력하는 디지털 회로 설계3. Clock을 이용하여 7-Segment를 순차적으로 표현하는 Controller 구현4.

  리포트 | 4페이지 | 1,000원 | 등록일 2020.07.29

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  베릴로그(verilog) HDL 시계 프로젝트

  프로젝트 목적Verilog를 이용하여 Alarm clock, Stopwatch 기능이 탑재되어 있는 디지털 시계를 설계한다.2. ... Mins_C가 30에서 31이 되는것을 확인할 수 있다.▣ 분 카운트로 인한 분 출력이 60일때 ‘시‘ 가 +1 되는것 확인=> Mins_C가 59 이후 0으로 넘어가면서 Hours_C가 ... Mins_C, Secs_C에 나타나는것을 확인할 수 있음.▣ LoadAlm 이 1일때 동작확인=> LoadAlm이 1이 되었을때 AlarmMinsIn, AlarmHoursIn, Alarm_AM_PM_In에

  리포트 | 17페이지 | 3,000원 | 등록일 2022.04.15 | 수정일 2024.04.08

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  서울시립대학교 전자전기컴퓨터설계실험2 제11주 Lab10 Post

  Clock 또한 정상 동작함을 확인하였다.ReferenceDatasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX ... clock을 100Hz로 사용했지만, 1kHz clock으로 수정하였다. ... 따라서 시간을 count up 하는 알고리즘을 internal clock인 1kHz로 수정하고 실험한 결과, 정상적으로 동작함을 확인하였다.Calibration of Digital

  리포트 | 6페이지 | 1,500원 | 등록일 2017.09.04

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  [기초전자회로실험2] "Verilog Basic, FPGA / Shift register - FPGA" 예비보고서

  clock의 rising edge를 기다린 후 input을 인가하기 위해 쓰인다.always @ (posedge clk or negedge reset)if (! ... = ABUS [7];assign D = ABUS [0];wire [3:0] H_digit;assign H_digit = ABUS [7:4];module ()endmodule모듈은 ... Filed(사용자)에서 프로그래밍이 가능한 Gate array (디지털 회로 반도체)- FPGA의 장점? 간편하게 설계한 로직을 반복적으로 이식할 수 있다?

  리포트 | 8페이지 | 1,500원 | 등록일 2019.03.25 | 수정일 2019.03.29

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