"디지털 논리 설계" 검색결과 121-140 / 3,829건

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  논리 회로 설계 및 실험 디지털 시계 기말과제

  논리 회로 설계 및 실험기말 과제[Digital Watch]INDEXSession1. (Introduction)The name of this project (과제 이름)Why? ... Digital Watch주위를 둘러 보았을 때 상당히 쉽게 마주칠 수 있는 것이 디지털 시계이다. ... 하지만 디지털 시계에서 쓰게 될 카운터로는 enable 제어신호를 갖는 카운터를 설계해야 한다• 초의 일의 자리 10진 카운터 증가시점 : 1 Hz 클럭이 인가될 때마다• 초의 십의

  리포트 | 15페이지 | 1,000원 | 등록일 2010.10.19

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  산술 논리 시프트장치(ALU)를 이용한 디지털 계산기 설계

  산술 논리 시프트장치(ALU)를이용한 디지털 계산기 설계목 차1. 프로젝트 목표 및 방향1.1. 추 진 목 표1.2. 프로젝트의 목적1.3. 프로젝트의 필요성1.4. ... 우리 4조의 산술 논리 시프트 장치(ALU)를 이용한 디지털 계산기 설계 중 나눗셈 연산이 고난이도라, 참석 인원들과 의논을 많이 해야 했기 때문에 각자의 지식을 최대한 많이 공유하면서 ... ALU를 이용한 디지털 계산기 설계2.1. 계산기 구현 전 필요사항2.2. 곱셈과 나눗셈 구현2.3. 덧셈과 뺄셈회로2.4. 7-Segment와 진수변환3.

  리포트 | 20페이지 | 4,000원 | 등록일 2011.05.25

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  디지털 도어락 및 디지털 시계 및 알람(digital door lock, digital clock) -vhdl 논리설계회로

  설계 및 구현1.설계개념최대한 여러 개의 컴포넌트를 따로 구현하여 컴포넌트를 합치면서 설계한다. ... 시계모드 , 디지털 시계설정모드, 알람모드, 그리고 다른 모드들과 동시에 작동하는 음소거 모드가 있다. ... 컴포넌트로는 7segment , key입력 컴포넌트, piezo컴포넌트 dot matrix컴포넌트, lcd컴포넌트 , 디지털 시계 컴포넌트가 있으며 이들을 전부 합쳐 가장 상위의 모듈에서

  리포트 | 48페이지 | 3,000원 | 등록일 2011.06.03

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  [디지털논리회로] StopWatch verilog로 설계하기

  [디지털논리회로실험 기말프로젝트]Stopwatch VHDL로 만들기(due date:)1.

  리포트 | 8페이지 | 2,000원 | 등록일 2008.12.07

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  [디지털 논리설계 ]레지스터의 구성

  실험 8. 레지스터의 구성8조? 실험목적? D플립플롭을 직렬로 연결하여 시프트레지스터를 구성하고 그 동작을 확인하며, 병렬로 연결하여 일반 레지스터를 구성하고 병렬 로드 동작을 확인한다? 관련이론? 레지스터(register)란▶ 기차를 타기 위하여 대기하고, 타고 가던..

  리포트 | 10페이지 | 1,000원 | 등록일 2006.05.12

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  논리회로 설계 및 구현-프로젝트명 : 디지털 시계 제작을 통한 논리회로 설계 및 구현

  논리회로 설계 및 구현프로젝트 보고서디지털 시계 제작논리회로 설계 및 구현프로젝트 보고서프로젝트명 : 디지털 시계 제작을 통한논리회로 설계와 구현과 목논리회로교수님조 원제출일2010년 ... 디지털 시계 설계 및 구현0. ... 설계회로도1) 전체 회로도그림2 디지털 시계 블록도2) 회로 상세 분석a. 1Hz clock 발생회로기준 신호 클록 발생회로는 디지털시계의 정확도에 매우 큰 영향을 주게 된다.

  리포트 | 76페이지 | 4,000원 | 등록일 2010.09.13 | 수정일 2014.11.20

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  디지털 논리와 컴퓨터 설계(David Money Harris) 연습문제 1장~3장

  11000 = 011001.41(a) 001010001001; (b) 951; (c) 1000101;(d) each 4-bit group represents one decimal digit

  리포트 | 11페이지 | 1,500원 | 등록일 2012.04.24

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  [디지털논리회로실험]텀프로젝트 - Finite state machine과 counter를 이용한 메시지 전송기 설계(FPGA)

  설계 전체 회로3. 사용 세부 회로

  리포트 | 17페이지 | 2,000원 | 등록일 2014.05.06 | 수정일 2014.06.29

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  디지털 논리 게이트를 이용한 자판기 설계 제안서

  프로젝트 주제디지털 논리게이트를 이용하여 자동판매기 설계하기2. ... 설계 개요1) 목적수업 시간에 배운 논리 게이트들을 이용하여 간단한 논리 회로를 구현해 보고 그에 따른 논리게이트들의 역할들과 자판기의 원리에 대하여 알아보기로 한다.2) 기능설계하고자 ... 스위치를 누르고 있는 동안의 시간과는 무관하게 한번 눌렀다 놓는 동작 하나에 대해 정확히 클럭 주기와 일치하는 단발펄스를 만드는 회로를 설계할 필요가 있기 때문이다.b) 여기에 나온

  리포트 | 4페이지 | 1,000원 | 등록일 2009.04.07

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  2016년도 중앙대학교 전자전기공학부 3학년 2학기 아날로그및디지털회로설계실습 예비보고서 8장 논리함수와게이트

  아날로그 및 디지털 회로 설계 실습예비 보고서실습 8. 논리함수와 게이트조7조제출일2016-11-17학번, 이름8-1. ... 및 특성 분석(A) Vcc를 5V (논리값 1)에서 0V (논리값 0)로 단계적으로 변화시켜서 NAND 게이트가 동작하는 최소 정격 전압을 구하는 설계 방법을 생각하고, 그 단계적 ... 설계실습 계획서8-3-1 XNOR 게이트 설계 및 특성 분석(A) AND, OR, NOT 게이트를 사용하여 NAND, NOR, XOR 게이트의 기능을 갖는 회로도를 그리고, XNOR

  리포트 | 5페이지 | 1,000원 | 등록일 2016.12.23 | 수정일 2017.06.25

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  디지털논리회로실험 예비리포트 3. 부울대수 및 조합논리회로설계

  디지털논리회로 실험 자필 예비리포트3. 부울대수 및 조합논리회로설계다운 받아보시면 아시겠지만모든 예비리포트가 10점 만점에 10점 또는 11점(가산 1점 포함)짜리입니다.

  리포트 | 3페이지 | 1,000원 | 등록일 2009.11.08

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  2016년도 중앙대학교 전자전기공학부 3학년 2학기 아날로그및디지털회로설계실습 결과보고서 8장 논리함수와 게이트

  아날로그 및 디지털 회로 설계 실습결과 보고서실습 8. 논리함수와 게이트조제출일작성자조원8-4. ... 설계실습 내용 및 분석8-4-1 설계한 논리게이트 구현 및 동작(A) Low(0) 값, High(1) 값, Vcc를 각각 0V, 5V, 5V로 설정한다. ... 왜냐하면 진리표대로 논리 게이트가 잘 동작했기 때문이다. 아무래도 1 아니면 0 이라는 논리함수를 다루다보니 결과도 깔끔하게 나왔다고 생각한다.

  리포트 | 9페이지 | 1,000원 | 등록일 2016.12.23 | 수정일 2017.06.25

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  [디지털논리회로] dash Watch (STOP WATCH) VHDL로 설계하기[쿼터스]

  디지털 시스템 설계를 위한 VHDL 기본과활용. - 박세현, 그린.1998? 디지털공학 및 실습. ... 그 친구의 논리도 들어보면 맞지만 내가 생각해낸 논리역시 정확하다고 믿었기에 그대로 밀고 나갔다. ... 개인별 설계 프로젝트?최종 보고서?< DASH WATCH >목 차0.

  리포트 | 30페이지 | 2,500원 | 등록일 2009.05.09

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  논리회로실험 - 제 10장 KIT의 출력방식 중 하나인 7-segment를 통하여 디지털 시계를 설계 결과보고서

  IntroductionVHDL의 순차 논리 회로 설계에서 KIT의 출력방식 중 하나인 7-segment를 통하여 디지털 시계를 설계해보고 이를 Training Kit에 검증해보는 실험이다 ... 이번 실험은 VHDL의 순차 논리 회로 설계에서 KIT의 출력방식 중 하나인 7-segment를 통하여 디지털 시계를 설계해보고 이를 Training Kit에 검증해보는 실험이었다 ... . 7-segment에 대해서 이해해보았고, 이를 출력으로 이용하여 디지털 시계를 설계해보았다.

  리포트 | 32페이지 | 1,000원 | 등록일 2014.08.15

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  [예비]디지털 논리회로 설계 기초 - 반덧셈기,전덧셈기

  )B0110Boolean equation :1) 인버터(inverter)라고도 하는 NOT 게이트는 반전 또는 보수화라 불리는 연산을 수행하는 논리회로로 어떤 논리레벨을 반대의 레벨로 ... 기능을 구성하는 데 필요한 기본 게이트 중의 하나로서 논리적 덧셈연산을 수행2) 입력 중에 하나 이상만 ‘1’이면 출력이 ‘1’이 되는 논리함수NOT GATE입력(Input)출력(Output ... AND GATE입력(Input)출력(Output)C0 000 101 001 11Boolean equation : C=A·B1) AND 논리는 모든 입력이 ‘1’인 경우에만 출력이 ‘

  리포트 | 4페이지 | 1,000원 | 등록일 2009.08.20

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  [결과]디지털 논리회로 설계 기초 - 반덧셈기,전덧셈기

  디지털 회로에서는 서로 다른 전압 레벨을 사용해서 논리 ‘0’과 ‘1’을 구분한다. ... 그러나 실제 디지털 회로에서는 잡음 등의 영향으로 정확하게 5V, 0V를 맞추기가 힘들기 때문에 어느 정도 범위를 두고 논리를 판별한다. ... (TTL, CMOS 등에서)Digital IC는 크게 TTL(Transistor Transistor Logic)과 CMOS(Complementary Metal Oxide Semiconductor

  리포트 | 4페이지 | 1,000원 | 등록일 2009.08.20

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  [디지털 논리회로 설계]부울대수(boolean algebra)및 조합논리회로 설계

  부울대수(boolean algebra)및 조합논리회로 설계부울대수(boolean algebra)의 개념- 부울대수는 논리회로를 수학적으로 해석하기 위해 영국의 수학자 George Boole이 ... 그러므로 Fig. 2-27과 같은 OR-AND 논리회로를 그릴 수 있다.그러나 TTL 칩에는 3 input OR 게이트를 가지는 칩이 없으므로 Fig. 13-1은 실제적인 설계라고 ... 1854년 제안한 것.- 컴퓨터는 디지털 회로로 구성된 디지털 시스템으로 참(true) 거짓(false), 또는 1, 전기 신호의 유, 무등 두 가지 상태로 표현하여 처리하는 이진

  리포트 | 15페이지 | 1,000원 | 등록일 2006.05.12

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  [디지털 논리회로 설계] 플립플롭 및 래치

  관련이론1) 래치(latch)디지털 회로는 조합회로와 순차회로로 구분할 수 있으며, 조합회로는 단순히 현재의 입력에 의해서만 출력이 결정되는 회로로 기억능력이 없는 반면에 순차회로는 ... 실험목적순차식 논리회로의 기본 소자인 플립프롭과 래치의 여러종류 (D, T, RS, JK)에 대한 기능의 차이를 알아보고 동작조건을 확인한다.2. ... 플립플롭은 1비트의 정보(0 또는 1)를 저장할 수 있는 소자이며, 논리 게이트들을 연결하는 방법에 따라 다음에 설명하는 바와 같이 다양하게 구성할 수 있다.래치(latch)는 기본적인

  리포트 | 13페이지 | 1,000원 | 등록일 2005.05.21

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  [디지털 논리설계 실험]비동기식/동기식 카운터

  2조 세미나 발표실험9.비동기식 카운터실험10.동기식 카운터JK 플립프롭JK FF을 기호로 표시하면 다음과 같다.CD00(전 상태)01110011(토글)(a) JK FF기호(b) 진리표(c) 파형그림 8-13 클럭이 부착된 J-K 플립플롭Jk플립플롭은 RS플립플롭의 S..

  리포트 | 12페이지 | 1,000원 | 등록일 2006.04.25

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  [디지털 논리설계 실험]비동기식/동기식 카운터

  JK 래치(a) 논리도(b) 기호QJKQ(t+1)*************1111001101011011110(c) 진리표(d) 특성 방정식그림 8-7 JK 플립플롭그림 9-3 비동기식

  리포트 | 10페이지 | 1,000원 | 등록일 2006.04.25

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