"quartus" 검색결과 121-140 / 360건

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  5주차 부울대수의 간소화(2) : Velrilog HDL code 이용

  실험결과1. f=ab’+a’b’c, s=b’(a+c)라는 두 개의 부울식을 Quartus ll Verilog HDL을 이용하여 구현하고, 두 식 F와 S의 결과 값이 서로 일치하는지 ... ModelSim과 Quartus ll를 이용해서 증명하자.1) Verilog HDL File창f=ab’+a’b’c와 s=b’(a+c)의 식을 Verilog HDL을 이용하여 구현한

  리포트 | 7페이지 | 1,000원 | 등록일 2014.10.12

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  논리회로실험 15주차 결과보고서

  Quartus Ⅱ에서 Schematic을 작성한다.? ... Quartus Ⅱ에서 Schematic을 작성한다.(13주차 종합설계프로젝트와 동일하게 마지막 15주차 프로젝트를 진행하였습니다.)?

  리포트 | 5페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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  논리회로실험 12주차 결과보고서

  Quartus Ⅱ에서 ALU의 회로를 작성하고 Modelsim의 결과 파형을 확인한다.? ... Quartus Ⅱ에서 ALU의 회로를 작성하고 Modelsim의 결과 파형을 확인한다.? ... Quartus Ⅱ에서 ALU의 회로를 작성하고 Modelsim의 결과 파형을 확인한다.앞의 실험 2-1과 같은 형태이다. (입력과 출력 값만 다른 실험)?

  리포트 | 7페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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  논리회로실험) Counter/ Timer 결과레포트

  회로를 Quartus II를 이용하여 구현하고 DE2 - 115와 Modelsim의 파형을 확인한다. ... DE2-115에서의 동작을 확인한다.( clock divider 의 여부 확인 )1 ) Quartus II 구동 후 Up-counter의 회로를 구성한다. ... Up-counter의 회로를 구현하기 위해 Quartus II를 이용하여 Modelsim의 구동을 위한 회로를 구현하고, DE2-115의 확인을 위한 회로를 구현하여, Modelsim값과

  리포트 | 10페이지 | 2,000원 | 등록일 2014.01.06

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  디지털실험 예비 #4

  특히 simulation을 돌릴때는 도서관에서 빌려온 Quartus II 강좌 책은 최근버젼과 달라서 패닉에 빠지기도 했다. ... Quartus II tool을 이용하여 DE2-70 board에 다운로드 해야 할 회로 모듈을 작성하고, 디버깅하여 제대로 작동되는지 Simulation을 돌려보아라. part1.v책에

  리포트 | 8페이지 | 1,000원 | 등록일 2013.12.12 | 수정일 2014.04.22

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  vending machine(자판기)

  보고서 형식의 한글 파일과 ppt파일 그리고 프로그램 소스가 함께 포함되어있습니다.quartus를 이용하여 verilog HDL code로 작성한 vending machine(자판기

  리포트 | 13페이지 | 3,500원 | 등록일 2014.06.28 | 수정일 2014.07.03

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  논리회로실험 4주차 결과보고서

  실험과정[ 실험 1 - 1 ]1) F = AB` + A`B`C , S = B`( A+C ) 라는 두 개의 부울식을 Quartus Ⅱ Schematic을 이용하여 구현하고 두 식 F와 ... S의 결과 값이 서로 일치하는지 Modelsim과 Quartus Ⅱ를 이용하여 증명한다.2) code를 입력하여 simulation을 실행한다.다음 코드에서 입력 값은 A,B,C이고 ... 이를 Modelsim과 Quartus Ⅱ를 이용하여 실험으로 증명한다.1) F = A` + B` + C` 에 대해서 Schematic을 만들고 Modelsim을 이요해서 결과 값을

  리포트 | 7페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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  신호등

  1. 설 계 내 용2.소 스 분 석 3. Block Diagram4. Trade Off5. 결 과

  리포트 | 2,000원 | 등록일 2015.11.26 | 수정일 2015.12.04

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  11주차 Counter and Timer

  실험목적 : up&down counterdㅢ 논리와 회로의 이해타이머의 특성 및 동작에 대한 이해1. 업 카운터의 회로를 구현하기 위해 Quatrus ll를 이용하여 ModelSim의 구동을 위한 회로를 구현하고 보드에서 동작을 확인한다.1) 회로도사진Up-Counte..

  리포트 | 7페이지 | 1,000원 | 등록일 2014.10.12

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  디지털논리회로실험(Verilog HDL) - 8-bit Signed Adder/Substractor, Multiplier

  Create a new Quartus Ⅱ project which will be used to implement the desired circuit on the Altera DE2 ... Create a new Quartus project which will be used to implement the desired circuit on the Altera DE2-115

  리포트 | 19페이지 | 1,000원 | 등록일 2019.08.29

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  디지털논리회로실험(Verilog HDL) - Characters and Displays

  LAB02: Characters and Displays1.관련이론(Decoder)? Decoder : Popular combinational logic building block, in addition to logic gates- Converts input binary..

  리포트 | 8페이지 | 1,000원 | 등록일 2019.08.29

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  논리회로실험) Mux and Demux 결과

  실험 과정- 이번 실험은 Multiplexer ( MUX ) 와 Demultiplexer ( DEMUX ) 의 원리를 이해하고 , 직접 Quartus II Schematic을 이용하여 ... Project를 할 때 필요한 MUX 와 DEMUX 의 .v 파일을 직접 끌어와서 추가시켜야 한다.1. 2 x 1 Multiplexer (MUX)① 2 x 1 Multiplexer을 Quartus ... 실험 고찰1. 4 x 1 multiplexer의 회로를 구현하기 위해 Quartus II를 이용하여 회로를 구현한 후 ModelSim 값과 DE2-115에서의 동작을 확인한다.1 )

  리포트 | 10페이지 | 2,000원 | 등록일 2014.01.06

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  Encoder .Decoder. 7-segment 결과레포트

  실험 과정* 본 실험에서는 4 x 2 Encoder, 2 x 4 Decoder , 7-segment-LED의 회로를 Quartus II를 이용하여 구현하고, ModelSim과 DE2 ... 필요한 encoder 와 decoder, 7-segment LED 의 .v 파일을 직접 끌어와서 추가시켜야 한다.1. 4 X 2 Encoder1) 4 x 2 encoder 회로를 Quartus ... 다음 Encoder 의 회로를 구현하기 위해 Quartus II을 이용하여 구현한 후 Modelsim을 이용하여 동작을 확인한다.① 다음 4 x 2 Encoder의 회로를 구성한다.

  리포트 | 14페이지 | 2,000원 | 등록일 2014.01.06

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  FPGA 기반 DSP - User Component 생성 및 구동 방법

  DE2-115 HW 와의 연결Quartus II 프로그램으로 생성된 sopcinfo를 DE2-115 HW와 Interface를 정의한다.Compile 하여 HW 파트를 생성한다.-

  리포트 | 3페이지 | 1,500원 | 등록일 2015.05.14

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  [VHDL] 전감산기의 설계

  실습 목적전감산기의 한 자리 2진수 뺄셈을 할 때 전가산기에서 더한 결과 캐리가 발생하는 것과는반대로 아래 자리에서 발생하는 빌림수를 고려해야 한다. 또한 결과는 감산한 결과와 위에서 빌림수를 나타내야 한다. 전감산기를 설계하는 과정을 통해 조합논리회로를 VHDL로 설..

  리포트 | 6페이지 | 1,000원 | 등록일 2012.12.13

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  [디지털회로실험] 중간 프로젝트(Mid-Term Project) 가위바위보 게임 제작

  《 디지털 회로 실험 》Mid-Term Project 최종 보고서? 가위바위보 게임 제작 ?조제출일학과/학년학번이름2014. 04. 22◎ 목차■ 설계 specification 및 제한 사항■ 쿼터스 회로 설계 및 시뮬레이션 확인■ 브레드 보드 제작■ 사용 부품 리스트..

  리포트 | 11페이지 | 4,000원 | 등록일 2014.10.21

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  Verilog HDL 문법 자료 (A+받은 자료 입니다)

  준다.QUARTUS 사용법코드를 작성 한다. ... (로그인 필수)QUARTUS 사용법폴더의 이름과 프로젝트이름을 넣는 곳이 나오는데 폴더의 이름과 프로젝트의 이름을 같게 설정 해준다.QUARTUS 사용법칩을 선택을 해야한다. ... 쿼터스는 알테라사의 제품이다.QUARTUS 사용법상단에 보이는 다운로드 버튼을 누른다.QUARTUS 사용법알맞은 버전을 선택한 후 무료로 배포중인 web edition버전을 다운한다

  리포트 | 34페이지 | 3,000원 | 등록일 2015.06.22 | 수정일 2015.06.23

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  베릴로그로 구현한 8층 엘리베이터 행위적 모델링 소스 코드 및 DE2-115 sof파일

  리포트 | 10,000원 | 등록일 2014.12.18 | 수정일 2014.12.29

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  아주대 논리회로실험 프로젝트 FPGA로 Stop Watch 만들기

  Quartus2 프로그램을 이용하여 Stop Watch가 작동할 수 있는 회로를 구성한 뒤, FPGA를 사용하여 Bread Board와 7-segment를 이용하여 동작을 확인한다.2

  리포트 | 15페이지 | 5,000원 | 등록일 2015.03.12

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  디지털논리회로 설계 프로젝트 보고서

  디지털 시계 설계설계자(팀원 전체) 성명 :제출일 : 2008년 12월 20일국문요약 : 디지털 논리 회로 시간에 배웠던 논리 회로와 조합 회로에 대한 지식을 바탕으로 디지털시계를 Quartus ... 시계 각 자리의 출력은 총 6개의 Seven Segment로 알맞게 들어간다.영문요약 : We made "Digital Clock" with Quartus Ⅱ and Digital

  리포트 | 9페이지 | 4,200원 | 등록일 2011.01.09

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