"test bench" 검색결과 121-140 / 557건

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  [기초전자회로실험2] Verilog 언어를 이용한 Sequential Logic 설계 결과레포트

  Design Test Bench source 3. Run Simulation Result4. Set FPGA Pin3. ... 실험결과 및 사진SR Flip-FlopT Flip-FlopD Flip-FlopSR Latch module Test Bench sourceSR Latch module source1.

  리포트 | 4페이지 | 1,000원 | 등록일 2019.03.27 | 수정일 2019.04.01

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  QUEST (Quality of Upper Extremity Skills Test) 평가

  Equipment - 조용한 방 - crayon or pencil - chair - blank paper - table - mat above waist level - small bench ... Skills Test)QUEST (Quality of Upper Extremity Skills Test)QUEST (Quality of Upper Extremity Skills Test ... Skills Test)QUEST (Quality of Upper Extremity Skills Test)QUEST (Quality of Upper Extremity Skills Test

  리포트 | 29페이지 | 2,500원 | 등록일 2019.01.12

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  [기초전자회로실험2] "MOORE & MEALY MACHINE - FPGA" 예비보고서

  코드를 작성하는 과정에서 각 Code에 Name에 따라 부여받지 못한 부분에서 오류가 발생하였고 이를 Error 메시지를 통해 확인하고 앞서 작성한 source 코드와 test bench

  리포트 | 5페이지 | 1,500원 | 등록일 2019.03.27 | 수정일 2019.03.29

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  서울시립대학교 전자전기컴퓨터설계실험2 제04주 Lab03 Pre

  생성해준다.기본적인 Test Bench Source Code가 생성되었음을 알 수 있다.Simulation 조건에 맞게 Source Code를 수정해준다.Modified Test Bench ... File을 생성해준다.기본적인 Test Bench Source Code가 생성되었음을 알 수 있다. ... Bench 코드를 작성하기 위해, Verilog HDL Module을 마우스 오른쪽 클릭, New -> Add Source File을 클릭한다.Verilog Test Fixture

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  WST8-ASSAY for Uveal melanoma cell line; MP41

  viability 를 측정하는 실험 기법 CCK-8 assay(WST-8 Assay) 는 Cell viability 와 cytoxicity assay 는 약물 스크리닝과 화학세포독성테스트 ... Negative control 을 위해 test substance 가 포함되지 않은 well 에 media 를 분주 해 준다 . ... well microplate, multi-channel pipette (8 channel; 10-100 μ l, Eppendorf), 15 mL conical tube, clean bench

  논문 | 13페이지 | 3,500원 | 등록일 2020.02.17

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  항생제 DISC diffusion test

  항생제 DISC diffusion test1. Purose균주들에 따른 항생제 내성을 확인한다.2. ... 항생제 디스크를 사용하여 박테리아가 항생제에 의해 영향을 받는 정도를 테스트한다. ... Theory디스크 확산 검사 또는 Kirby-Bauer 검사는 박테리아의 항생제 감도를 테스트하는 것이다.

  리포트 | 4페이지 | 1,000원 | 등록일 2018.12.17

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  서울시립대 전자전기컴퓨터설계실험2 제06주 Lab05 Pre

  Simulation 조건에 맞게 Source Code를 수정해준다.Modified Test Bench Code3 * 8 Decoder Simulation ResultBehavioral ... 또한 Output Q는 LED 1로 할당한다.Behavioral SimulationSimulation 조건에 맞게 Source Code를 수정해준다.Modified Test Bench ... Bench Source Code가 생성되었음을 알 수 있다.

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  PDA(Potato Dextrose Agar)plate medium, slant medium 제조

  4개를 넣고 121℃에서 15min 멸균한다.②멸균이 끝나면 클린벤치에 넣고 uv램프를 켜고 배지의 온도를 약 35~40도까지 낮춰준다.3)배지 분주하기①clean bench안에서 ... 4개, Rack, 페트리 디쉬 6개, clean bench, 네임스티커, 네임펜, 파라필름, 냉장고4.실험방법 (Methods)*PDA 배지 조성(100ml 기준)-Potato dextrose ... 알코올램프를 켠 후 PDA배지가 들어있는 삼각플라스크 입구를 멸균, 테스트튜브의 입구를 멸균한 뒤 분주하여 사면배지를 만든다.②같은 방법으로 페트리 디쉬에도 분주한다.③배지가 완전히

  리포트 | 2페이지 | 1,500원 | 등록일 2018.03.20

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  [기초전자회로실험2] Verilog 언어를 이용한 Sequential Logic 설계 예비레포트

  발열 및 사이즈 문제가 심각함테스트벤치(Test bench)테스트벤치는 HDL 로 설계한 논리회로를 시뮬레이션 검증을 하기 위해 사용한다. ... FPGA 등의 기계가 없이 테스트를 할 수 있으므로 회로 테스트에 용이하다. ... 테스트 모듈에서 검증하고 싶은 모듈을 호출하여 와이어들의 값을 확인할 수 있다.테스트벤치에서 사용하는 시스템 태스크 키워드(system task keyword)① $display :

  리포트 | 7페이지 | 1,000원 | 등록일 2019.03.27 | 수정일 2019.04.01

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  [기초전자회로실험2] "Verilog Basic, FPGA / Shift register - FPGA" 결과보고서

  bench에서 앞서 입력한 Shift register에서의 각 입출력의 순서와 사이클을 입력해준 이 후 simulation를 통해 예상 결과 값을 확인하였다. ... simulation의 결과 값을 확인한 이 후 FPGA에 programing 하여 결과 값을 확인하였다.Verilog에서 Shift register의 입출력을 HDL로 입력해준 이 후 Test

  리포트 | 3페이지 | 1,000원 | 등록일 2019.03.25 | 수정일 2019.04.01

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  서울시립대학교-전자전기컴퓨터설계실험2-제09주-Lab08-Pre

  Simulation 조건에 맞게 Source Code를 수정해준다.Modified Test Bench CodeSimulation of Static 7-Segment ControllerBehavioral ... Bench Source Code가 생성되었음을 알 수 있다. ... Bench CodeDynamic 7-Segment Control Simulation ResultBehavioral Simulation Result를 확인하면, clk이 high가

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  시립대 전전설2 [5주차 결과] 레포트

  실제 시뮬레이션에서도 두번째 실험에 있는 테스트밴치 결과로 출력이 나오는 것을 확인하였다. 실제 실험에서도 설계한 코드와 맞게 작동을 하는 것을 확인이 가능했다. ... 디코더CBAO7O7O6O5O4O3O2O1O0110001000000세번째 실험2비트 2 : 1 MUX 회로를 설계하시오 (case 문 사용)CASE문으로 설계한 MUX시뮬레이션의 TEST ... BENCH2 : 1 MUXQ1Q0A[1]A[0]B[1]B[0]S10100002 : 1 MUXQ1Q0A[1]A[0]B[1]B[0]S01010002 : 1 MUXQ1Q0A[1]A[0]

  리포트 | 14페이지 | 2,000원 | 등록일 2019.07.29

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  서울시립대 전자전기컴퓨터설계실험2 제05주 Lab04 Pre

  Simulation 조건에 맞게 Source Code를 수정해준다.Modified Test Bench CodeHalf Adder Simulation ResultBehavioral Simulation ... Bench Source Code가 생성되었음을 알 수 있다. ... Bench Code4-bit Full Adder Subtractor Simulation ResultC_in이 0인 경우, 4-bit Full Adder로 작용하며, C_in이 1인

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  디지털시스템 실험(decoder, Binary to BCD converter), 2-to-4, 3-to-8 라인디코더+testbench포함

  Binary to BCD converter 코드와 Test bench를 작성하였다6. Binary to BCD코드를 모델심에서 시뮬레이션을 돌려보았다.7. ... BCD-to-7segment code와 test bench를 설계하였다.8. BCD-to-7segment code를 modelsim에서 실행하여 확인하였다.8.

  리포트 | 7페이지 | 1,500원 | 등록일 2014.11.03 | 수정일 2018.05.16

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  서울시립대학교 전자전기컴퓨터설계실험2 제10주 Lab09 Pre

  Simulation 조건에 맞게 Source Code를 수정해준다.Modified Test Bench CodeSimulation of Text LCDdata[7] ~ data[0]을 ... Bench Source Code가 생성되었음을 알 수 있다. ... 사용한다. e는 Character LCD의 CLCD_E를 사용한다.data 0부터 7까지는 CLCD_D0~CLCD_D7을 사용한다.Behavioral Simulation기본적인 Test

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  디지털시스템실험 2주차 결과리포트

  적어보면 다음과 같다.F= X + (~Y)*Z- 진리표에 대한 kmap -x/yz*************11111(1) 코드 및 설명test2.vtest2_tb.V(2) Test bench ... .v -- test1_tb.v -(2) Test benchTestbench : 코딩한 로직 모듈의 동작을 확인해보기 위한 것으로, 신호를 생성하고 다른 모듈에 공급할 수 있는 또 다른 ... verilog 모듈이다.: test1 모듈의 a, b, c, d 의 값의 변화를 보여주고 있다.(3) 진리표 및 회로도- 진리표 - - 회로도 -위 회로도를 통해 F에 대한 식을

  리포트 | 4페이지 | 1,500원 | 등록일 2018.01.02

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  전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습8 [예비레포트]

  Bench code는 아래 그림 17과 같다.그림 SEQ 그림 \* ARABIC 17 Test Bench code_1그림 SEQ 그림 \* ARABIC 18 Test Bench code ... _2Test Bench code에 따른, Text LCD에 학번(2013440043)과 이름(Moon Beom Woo)을 출력하는 Verilog code의 Simulation 결과는 ... Verilog code의 PIN설정 codeText LCD에 학번(2013440043)과 이름(Moon Beom Woo)을 출력하는 Verilog code를 Simulation하는 Test

  리포트 | 18페이지 | 1,000원 | 등록일 2017.10.19

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  디지털공학실험 07. 직렬덧셈기 결과

  [Test Bench Code]clk이 0이면 50us만큼 주기가 있고 1역시 50us의 주기를 가진다.st가 1일때도 50us의 주기를 설정하였다. ... (나는 여기서 정확성과 편의를 위해 수업자료와는 다르게 변수를 따로 초기화해주었다. ) 그리고 그를 토대로 Test Bench 코드를 통해 시뮬레이션 해보았다.

  리포트 | 3페이지 | 1,000원 | 등록일 2017.06.29

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  서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06_Pre

  Simulation 조건에 맞게 Source Code를 수정해준다.Modified Test Bench CodeSimulation of Parallel data transferBehavioral ... Bench Source Code가 생성되었음을 알 수 있다. ... Bench CodeSIPO Simulation ResultBehavioral Simulation Result를 확인하면, clrn이 0일 경우 Output = 0으로 초기화됨을 알

  리포트 | 6페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대학교-전자전기컴퓨터설계실험2-제08주-Lab07-Pre

  Simulation 조건에 맞게 Source Code를 수정해준다.Modified Test Bench CodeSimulation of Moore State MachineBehavioral ... Bench Source Code가 생성되었음을 알 수 있다. ... Bench CodeMealy Machine Simulation ResultBehavioral Simulation Result를 확인하면, reset switch를 누르면 state는

  리포트 | 7페이지 | 1,500원 | 등록일 2017.09.04

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