"아주대학교 논리회로실험" 검색결과 161-180 / 447건

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  아주대 논리회로실험 실험예비7 복호기와 부호기 (Decoder & Encoder)

  2n의코드출력을가지는소자로서하나의코드입력과하나의코드출력을 1대1로 대응시키는 기능을 가진다. ... 실험 7. ... 결국 위의 표와 같은 원하는 출력을 얻을수 있는 인코딩 회로가 구성된 것이다.● 실험 시뮬레이션1) 2단 2진 카운터그림 2의 회로를 구성하여 그림 3에 다음의 파형을 그리시오.1)

  리포트 | 12페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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  아주대 논리회로실험 실험예비6 시프트레지스터와 카운터 (Shift Register & Counter)

  실험 6. ... 동기식 회로보다 회로구성이 간단하지만 각 단을 통과할 때 마다 지연시간이 누적되어 전달지연이 커지는 단점을 가진다. ... 위 회로에서 보듯이 동기식 업다운 카운터보다 간단한 회로 구성이다. 하지만 단점으로는 지연시간이 크다는 것이다.

  리포트 | 11페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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  아주대 논리회로실험 실험결과3 가산기와 감산기(Adder & Subtractor)

  회로를 보고 논리표를 구하고 Boolean 방정식을 구하는건 쉬웠지만 ... 평소에 가산기와 감산기라는 용어는 들어 본적은 있었으나그냥 더하고 빼주는것 이라는 개념만 있을뿐 논리회로에서 어떤 원리로 작동하고 구성되어있는지 모르고 있었다. ... 반가산기 구성 실험으로 위의 진리표에서 알 수 있듯이 실험에서 구성한 회로 가 이론상의 반가산기의 결과와 정확히 일치했다.

  리포트 | 7페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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  아주대 논리회로실험 가산기, 감산기 결과보고서

  논리회로실험 결과보고서실험3. ... 하지만 크게 어려움없이 회로를 구성 하였고 어렵지 않게 결과값을 얻을 수 있었다.이번 실험은 감산기와 가산기에 대해서 알아보고 직접 만들어보는 실험이었다. ... 3비트 연산이 가능한 전가산기회로를 구성하는 실험이었다.

  리포트 | 7페이지 | 1,000원 | 등록일 2013.11.29

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  [A+ 예비보고서] 아주대 논리회로실험 실험4 '멀티플렉서 & 디멀티플렉스'

  -디코더칩의 구조와 동작에 대해서 이해한다.2.실험이론●멀티플렉서(MUX)- 멀티플렉서(MUX)는 여러 개의 입력 중 원하는 입력을 출력으로 내보내는 데이터 선택기이다. ... ●Active high 신호와 Active low 신호-논리회로에서 다루는 신호는 크게 active high와 active low로 구분되는데, Active high 신호는 그 값이 ... 실험절차실험 1.

  리포트 | 5페이지 | 1,000원 | 등록일 2015.03.27

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  [A+ 결과보고서] 아주대 논리회로실험 실험4 '멀티플렉서 & 디멀티플렉서'

  -디코더칩의 구조와 동작에 대해서 이해한다.2.실험결과●멀티플렉서 실험결과MUX입력출력ES1S0D3D2D1D0+5VXXXXXX0,000+5+5+500000000+5+500+5+5+50 ... 실험진행시 회로를 올바르게 구성했다는 것 밖에 분석할 수 없는것같다. ... 사실 이 실험은 어떠한 양을 측정하는 실험이 아니고 단순히 회로도에 입력을 가했을 때, 생기는 결과가 명확히 정해져 있는 실험이므로, 실험값이 예비보고서와 이론적인 결과값이 같을 경우에는

  리포트 | 6페이지 | 1,000원 | 등록일 2015.03.27

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  아주대 논리회로실험 실험결과7 복호기와 부호기 (Decoder & Encoder)

  인코더와 디코더 실험중 Decimal-to-excess 3 encoder 실험으로 우리가 일상 에서 사용하는 10진수를 회로설계와 논리회로에서 유용하게 사용하는 excess 3 code로 ... 이번 실험에서는 십진수를 단순히 BCD의 2진수가아닌 BCD에 더 업그레이드된 논리회로 시간에 배운 excess 3 code로 인코딩 하는회로를 구성해서 동작을 확인해 보았다. ... 이때 출력은 0에서 4번째 펄스에서의 출력과 같아야 한다.같은 실험을 output 7(9번 핀)에 대해서 반복한다.

  리포트 | 9페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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  아주대 논리회로실험 실험결과6 시프트레지스터와 카운터 (Shift Register & Counter)

  이 실험의 회로역시 7476 소자 하나만을 이용하여 회로를 구성하여서 아주 간단한 회로가 되었다. ... 실험1에서는 7476소자(J-K F/F)을 3개(J-K는 6개)를 이용하여 회로를 구성하였지만 이번 실험에서는 7476 소자 하나만을 이용하여 회로를 구성하여서 아주 간단한 회로가 ... 카운터 실험으로 시프트 레지스터와 링카운터의 개념을 익히고, 동기식과 비동기식의 차이를 알며, 2진카운터와 10진카운터의 동작과 회로 구성에 대해서도 직접 회로를 구성하여 알아보는

  리포트 | 10페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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  아주대 논리회로실험 실험예비3 가산기와 감산기(Adder & Subtractor)

  실험 3. ... 이 두 방법의 특징과 논리회로 설계 방식을 설명하시오. ... 출력하는 조합논리 회로입력출력xyzCS0000000101010010111010001101101101011111(3) 반감산기(Half-substractors)두 개의 2진수를 빼서

  리포트 | 8페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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  [아주대]논리회로실험 1장[Basic gates] 예비 A+

  출처웹사이트 : naver 백과사전, google wikipedia교재 : 디지털논리회로[이론,실습,시뮬레이션]/한빛미디어/임석구,홍경호 저Bread Board 가상 결선도실험 1실험 ... 2실험 2 회로에서 강의노트에 논리 기호로는 AND gate로 그려져 있는데 74HC00의 데이터시트를 검색해보니 NAND gate여서 AND gate인 74HC08로 회로를 구성했습니다 ... 소자를 바꾸어 OR Gate, NAND Gate와 NOR Gate에 대해서도 실험하여 Truth table을 작성한다.AND일 때입력출력ABCL1L20*************01000001100101001101011111OR일

  리포트 | 10페이지 | 2,000원 | 등록일 2013.09.13 | 수정일 2013.09.15

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  [A+ 예비보고서] 아주대 논리회로실험 실험3 '가산기& 감산기'

  그러나, 뺄셈을 직접 수행하는 논리 회로를 구성하여 뺄셈을 할 수도 있다. ... 조합 회로를 전가산기(full adder: FA)라 하고, 캐리를 고려하지 않고 두 비트만을 더하는 조합 회로를 반가산기(half adder: HA)라 한다. ... 실험 3 예비보고서1. 실험목적-Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 확인해본다.

  리포트 | 5페이지 | 1,000원 | 등록일 2015.03.27

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  [A+ 결과보고서] 아주대 논리회로실험 실험3 '가산기& 감산기'

  즉, -2이다. 2bit 2′s complement의 범위는 -2에서 1까지임을 논리회로에서 배운 결과 알고 있다. ... 2′s complement이기 때문에, 가산할 때 그대로 적용할 수 있다.여기서 반감산기는 1-0의 결과가 0-1인 것과 달리 0-1의 결과가 1-1인 것으로 보아, 앞의 1은 논리회로 ... 실험진행시 회로를 올바르게 구성했다는 것 밖에 분석할 수 없는것같다.

  리포트 | 5페이지 | 1,000원 | 등록일 2015.03.27

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  아주대 논리회로실험 실험예비5 래치와 플립플롭(Latch & Flip-Flop)

  실험 5. ... 이 회로는 R-S latch의 기본 회로에 클럭 입력(c)을 추가하여 플립플롭이 한 클럭 펄스 발생 기간 동안에만 입력에 응답하도록 동작한다.SRCQ(t)001Q(t-1)0110 : ... 이제 구성한 latch회로의 결과 값을 예상해 볼 수 있다.

  리포트 | 7페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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  아주대 논리회로실험 실험결과5 래치와 플립플롭(Latch & Flip-Flop)

  이러한 만족스러운 결과를 얻고 이 실험은 내가 74HC00과 74HC10을 이용하여 회로를 구성하고 우리조원인 충영이가 7476을 이용하여 동시에 회로를 구성하였기에 더 빠른 시간에 ... 그리고 이 실험에는 클락의 개념이 들어가 있지 않아 회로 구성도 간단하고 이해도 쉬워 짧은시간에 실험을 마무리 할 수 있었다.그리고 실험2 에서는 클락입력이 포함된 R-S F/F 을 ... 그런데 Truth table을 보면 알 수 있듯이 우리는 실험에서 회로를 NOR 게이트가 아닌 NAND 게이트를 이용하 여 구성하였기에 NOR 게이트 구성시의 결과와 정 반대의 결과를

  리포트 | 5페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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  아주대 논리회로실험 설계 8by8 multiplier 결과보고서

  논리회로실험 결과보고서논리회로 실험 설계1. ... 즉, 충분히 큰 n에 대해, karatsuba(카라슈바) 알고리즘은 고전적cation- multiplication using fft- 결론우선 기본적인 곱셈 알고리즘에 대해서는 논리회로 ... 루프는 CTR을 0이 될 대까지 증가시켜서 여덟번을 반복하게 된다.

  리포트 | 18페이지 | 1,000원 | 등록일 2013.11.29

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  [아주대] 논리회로실험 6장 결과(Latch & Flip-Flop)

  있었기 때문이었다.< 실험 2 , 실험 3 >< 실험 2 > 회로도< 실험 3 > 회로도실험2와 실험3에서는 logic gate들을 이용해서 구성한 D flip-flop회로와 실제 ... 앞으로의 모든 실험에서 공급전류원은 5V DC 전압을 사용했다.< 실험 1 >< 실험 1 > 회로도실험 1에서는 NAND gate를 사용하여 R-S flip-flop회로를 구성하고 ... D flip-flop은 R과 S스위치를 인버터를 이용하여 하나로 묶어 두 입력에 같은 입력이 들어가지 못하도록 한 회로이다.< 실험2 > 실험 결과 사진⑴⑵⑶⑷⑸⑹< 실험3 > 실험

  리포트 | 8페이지 | 2,000원 | 등록일 2013.09.25

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  [아주대] 논리회로실험 3장 결과(가산기 & 감산기)

  i} )을 통해 논리 연산하여 진리표를 작성했는데, 이 또한 맞게 회로를 구상해서 결과 값이 예상한 논리연산에 맞게 출력되었다.세 번째 실험은 반 감산기에 관한 실험이었는데, XOR ... 예상한 논리연산에 맞게 결과 값을 얻을 수 있었다.마지막 실험은 전감산기에 관한 실험이었다. ... 연산을 통해 값을 예상했었는데, 실험 결과 또한 이 논리연산에 맞게 출력되었다.

  리포트 | 6페이지 | 2,000원 | 등록일 2013.09.15

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  [아주대] 논리회로실험 3장 예비(가산기 & 감산기)

  확인한다.실험 2) 아래와 같은 전가산기 회로를 bread board에 구성하고 모든 조합에 따른 올바른 결과를 확인한다.실험 3) 아래와 같은 반감산기 회로를 bread board에 ... 더불어 자리올림수도 더해주는 조합논리회로를 전가산기(Full Adder, FA)라 한다. ... 구성하고 모든 조합에 따른 올바른 결과를 확인한다.실험 4) 아래와 같은 전감산기 회로를 bread board에 구성하고 모든 조합에 따른 올바른 결과를 확인한다.

  리포트 | 9페이지 | 2,000원 | 등록일 2013.09.15 | 수정일 2013.09.25

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  아주대 논리회로실험 실험결과9 D/A & A/D Converter (DAC & ADC)

  실험으로 디지털의 1과0의 값을 아날로그신호로 바꿔주는 회로 를 구성하여 동작을 확인해 보고 어떤원리로 이러한 기능이 가능한지 확인해 보는 실험이었다.위의 회로에서 보듯이 우리는 ... 우선 이 실험은 실험 1의 D/A converter 와 정반대되는 실험으 로 무수히 다양한 값을 가지는 아날로그 신호를 0과1로만 표현되는 디지털 신호로 변화시켜주는 회로 를 구성하여 ... 회로도를 보면 실험1에서 사용한 D/A converter 회로에 출력을 OP-AMP를 한 단 더 거쳐 그OP-AMP의 기준전압을 넘을때와 넘지않을때 이렇게 2가지로만 구분하여 출력하므로

  리포트 | 7페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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  아주대 논리회로실험 실험예비9 D/A & A/D Converter (DAC & ADC)

  실험 9. ... 수 있다는 장점이 있다.(2) A/D converter아날로그 입력전압을 2진 디지털 신호로 변환하여 출력하는 회로로 기본적으로 증폭기, 필터회로, 클램프 회로, 기준전원 발생회로 ... 그러나 높은 분해능을 갖게 하려면 정밀 저항 회로와 비교기의 수가 많아져 회로가 복잡해지고 가격이 비싸진다.

  리포트 | 9페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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