"Modelsim" 검색결과 161-180 / 287건

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  FPGA, Xilinx ISE 7.1i 로 주무르기

  그 다음 ModelSim을 이용한 시뮬레이션을 하여 디버그 하고 UCF파일을 생성하여 원하는 핀에 기능을 할당시킨다. ... ISE와 ModelSim 툴을 설치하여 환경을 맞추는 것이 왜그리 어렵던지...역시 여러번 실패하다보니 이제는 눈감고도 할수 있을것 같다. ... 이렇게 전반적인 프로그래밍상의 구현이 끝나면 Modelsim으로 그래프상으로 시뮬레이션을 할 수 있게하는 Test bench 파일을 만든다.3.1.1 회로설계 프로그래밍[표 2]는

  리포트 | 4페이지 | 2,000원 | 등록일 2007.10.25

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  논리회로실험) Mux and demux 예비보고서

  생성 ( File 열어서 Add 단계 까지 )- Symbol 생성 후 구현2. 2 x 1 Multiplexer 회로를 구현하기 위해 Quartus II를 이용하여 회로를 구현후 ModelSim값과 ... Multiplexer 회로를 구성하고 파형 확인 후 보드에서 결과 .3. 1 x 2 DeMultiplexer 의 회로를 구현하기 위해 Quartus II를 이용하여 회로를 구현한 후 ModelSim

  리포트 | 4페이지 | 2,000원 | 등록일 2014.01.06

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  16진 Ripple Gray Counter

  연속 카운터 값사이에 1비트의 값만 변화(토글)시키면서 상태값을 증가(감소)시키는 Gray 계수기를 System Verilog를 이용하여 설계파일을 구현한다.설계파일의 기능외에도 테스트 벤치 파일 기능을 수행할 수 있도록 초기화 블록도 포함시키고이의 기능을 동작할 수 ..

  리포트 | 3,000원 | 등록일 2013.02.04

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  Coffee Vending Machine의 verilog code 및 보고서

  크림.Sugar: 커피를 탈때의 설탕.2) Devlopment EnvironmentWindows XPSynthesis, Implementation : VIVADOBehavioral : Modelsim

  리포트 | 15페이지 | 2,000원 | 등록일 2016.05.20

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  C 기반 ALU 설계. 컴퓨터구조 ALU 설계 과제

  최소의 지연시간 Modelsim 으로 확인하려 했지만 , 에로사항 ( 소스 에러 ) 으로 실패참고문헌 ( Verilog_HDL 을 이용한 ) FPGA 설계 이론 및 실습 : Xilinx ... Vertex4 SoC Master3 / 송태훈 / 홍릉과학 ( Altera Quartus 2 와 Modelsim 을 사용한 ) Verilog HDL 논리회로 설계 / 이승호 / 한티미디어

  리포트 | 33페이지 | 3,500원 | 등록일 2013.01.28

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  디지털 시계 설계 발표자료

  디지털 시계 설계목 차1. 서론 및 설계목표 2. 설계계획 3. 설계과정 4. 작동시범 5. 결과 및 고찰 6. 참고문헌*1. 서론 및 설계 목표Altera사의 Excalibur칩을 사용한 SoC설계및 검증 도구인 Huins사 SoC Master에 알맞은 시계를 ver..

  리포트 | 15페이지 | 1,000원 | 등록일 2012.05.29

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  6주차 MUX and DEMUX

  실험 1.1. 2x1 multiplexer의 구현2x1 multiplexer의 회로를 나타낸 사진이다. 입력값으로 i0, i1, en, sel이 있으며, 출력값으로는 d가 있다.i0와 i1이 있기 때문에 2가지의 입력 값을 받고, sel을 통해 둘 중 한가지를 선택해서..

  리포트 | 8페이지 | 1,000원 | 등록일 2014.10.12

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  세메스 하반기 회로설계 연구개발직무 합격자소서

  따라서 저의 전공에 대한 지식이 공정장비를 설계하는 실무에 도움이 될 것입니다.또한 저는 실험프로젝트로 OrCAD와 ModelSim 툴을 사용하여 Analog 및 Digital 회로를

  자기소개서 | 4페이지 | 3,000원 | 등록일 2017.12.29

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  자판기설계원리 모듈별 코드분석.

  컴퓨터 구조 설계 최종 발표목 차 설계목표와 동작원리 주요 모듈 - 입력부 - 계산부 - 출력부 테스트설계목표와 동작원리설계 목표 및 규격 목표 : 자판기 설계 물품의 개수를 입력할 수 있는 기능을 추가여 원하는 만큼의 물품을 한번에 구매 할 수 있도록 한다 설계 규격..

  리포트 | 37페이지 | 1,500원 | 등록일 2015.11.26

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  서강대학교 디지털회로설계 설계1 16bit CLA

  complement number 를 사용한다. ② 전 단계에서 만든 test vector를 포함하는 test bench code를 작성한다. ③ Test bench code는 Modelsim을

  리포트 | 13페이지 | 2,500원 | 등록일 2013.04.12 | 수정일 2014.01.03

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  디지털실험 - 4비트 전감가산기 설계 결과레포트

  설계 과정○ modelsim을 이용한 시뮬레이션- 쿼터스를 modelsim과 연동시킨 후 컴파일링 하게 되면 쿼터스에서 코딩된 데이터가 자동적으로 modelsim에 필요한 데이터로

  리포트 | 6페이지 | 1,000원 | 등록일 2012.03.09

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  Embedded System 2nd_Report LCD Control

  But, this code is properly operated in modelsim simulation like above simulation result, and I think ... As a result, we did use Modelsim simulation, so this tool's source code was not compatible with Laboratory's

  리포트 | 60페이지 | 3,500원 | 등록일 2013.10.28

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  KIT를 이용한 ALU

  Introduction 9주차 실습이었던 KIT를 이용한 ALU 구현은 Modelsim을 사용하여 만들었던 ALU를 직접 KIT에서 확인하는 것이었다. ... KIT에 사용된 회로는 Modelsim을 이용할 때 설계했던 ALU 회로였다. clk 값에 따라 연산이 시작되며, rst 버튼으로 input들을 초기화 시킨 다음 input을 입력받는다

  리포트 | 17페이지 | 2,000원 | 등록일 2014.11.04 | 수정일 2022.11.04

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  서강대학교 디지털회로설계 설계2 8bit Multiplier

  complement number를 사용한다. ② 전 단계에서 만든 test vector를 포함하는 test bench code를 작성한다. ③ Test bench code는 Modelsim을

  리포트 | 11페이지 | 2,500원 | 등록일 2013.04.12 | 수정일 2014.01.03

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  소다 자판기

  리포트 | 3,000원 | 등록일 2014.03.20 | 수정일 2014.12.29

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  디지털회로 실험 보고서 Datapath 코드(simple computer 일부), Registerfile, FunctionUnit등 이용

  2013.11.13. 실험 결과 및 코드.module RegisterFile(CLK, Ddata, Write, Daddr, Aaddr, Baddr, Adata, Bdata, Reg0,Reg1,Reg2,Reg3);input CLK;input [3:0] Ddata;inpu..

  리포트 | 11페이지 | 1,000원 | 등록일 2014.11.09 | 수정일 2016.11.10

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  디지털시스템 설계 MealyMachine 및 ALU Verilog 구현 및 테스트벤치

  calculation and describe it for verification.Attach Verilog code and simulation result (waveform) from ModelSim.module

  리포트 | 9페이지 | 2,000원 | 등록일 2012.11.14

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  볼링스코어소스

  vhdl을 이용한 볼링스코어 계산기

  리포트 | 4,000원 | 등록일 2011.08.26

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  Full CPU 설계 프로젝트-Verilog HDL code 포함

  저장해 준다.(3) Devlopment EnvironmentWindows XPSynthesis, Implementation : VIVADOBehavioral simulation: Modelsim

  리포트 | 29페이지 | 5,000원 | 등록일 2016.06.25

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  디지털 시계 설계 보고서

  고찰Verilog 소스코드 작성, Quartus를 이용한 회로구성, Modelsim을 사용한 시뮬레이션하는 과정을 모두 거쳐 SoC시스템 작동 파일을 만들 수 있었다.

  리포트 | 19페이지 | 2,000원 | 등록일 2012.05.29

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