"Modelsim" 검색결과 101-120 / 287건

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  1bit 세그먼트 카운터 Model Sim 소스

  1bit 세그먼트 구현 Mode lSim 소스1) BCD를 이용한 소스module Seven_seg (Bcd_in, seg_0, seg_1, seg_2, seg_3, seg_4, seg_5,seg_6,seg_7, seg_8, seg_9);input [3:0] Bcd_i..

  리포트 | 2페이지 | 1,500원 | 등록일 2009.07.20

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  [디지털시스템실험(Verilog)] Memory Controller 예비보고서

  실험조 : 실험일 :실험제목PICO Processor - Memory Controller실험목표① PICO Processor의 Memory Controller를 구현한다.실험준비물ModelSim

  리포트 | 2페이지 | 1,000원 | 등록일 2011.10.05

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  12주차 ALU

  ALU의 회로를 구현하기 위해 Quatrus ll를 이용하여 회로를 구현한후 ModelSim값과 보드에서의 동작을 확인한다.1) 회로도사진위의 사진은 4가지 기능이 있는 ALU의 회로도이다 ... block과 연결되어 있으며, sel값을 통해서 3비트인 a와 b를 네가지 연산 중 하나를 선택하여 수행하게 된다.sel값에 따른 수행종류는 다음과 같다.2) 파형사진위의 회로를 Modelsim을

  리포트 | 7페이지 | 1,000원 | 등록일 2014.10.12

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  5주차 부울대수의 간소화(2) : Velrilog HDL code 이용

  실험결과1. f=ab’+a’b’c, s=b’(a+c)라는 두 개의 부울식을 Quartus ll Verilog HDL을 이용하여 구현하고, 두 식 F와 S의 결과 값이 서로 일치하는지 ModelSim과 ... &~b)|(~a&~b&c); , assign s=~b&(a|c);로 저번 실험의 부울식을 대신하여 verilog를 사용해서 f와 s를 정해주었다.2) wave위의 verilog를 Modelsim을

  리포트 | 7페이지 | 1,000원 | 등록일 2014.10.12

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  (4비트 카운터)

  실습 목표Verilog HDL을 통해 4bit counter를 설계하고, modelsim 프로그램을 통해 simulation과 FRGA 보드 테스트를 하는 것.3.

  리포트 | 4페이지 | 1,000원 | 등록일 2011.12.15

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  디지털실험 - 4비트 전감가산기 설계 예비레포트

  modelsim을 이용한 시뮬레이션- 쿼터스를 modelsim과 연동시킨 후 컴파일링 하게 되면 쿼터스에서 코딩된 데이터가 자동적으로 modelsim에 필요한 데이터로 변환되며 input값을

  리포트 | 4페이지 | 1,000원 | 등록일 2012.03.09

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  10주차 가산기 & 감산기

  자세한 기능은 아래 파형을 보며 분석해보도록 한다.2) 파형Modelsim을 활용하여 위의 회로의 파형을 얻어보았다. ... 반가산기의 회로를 구현하기 위해 Quatrus ll를 이용하여 두 결과 값 s와 c의 결과 값이 서로 일치하는지를 Modelsim을 이용하여 증명하자1) 회로도반가산기의 회로를 나타낸

  리포트 | 8페이지 | 1,000원 | 등록일 2014.10.12

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  11주차 Counter and Timer

  업 카운터의 회로를 구현하기 위해 Quatrus ll를 이용하여 ModelSim의 구동을 위한 회로를 구현하고 보드에서 동작을 확인한다.1) 회로도사진Up-Counter의 회로도를 ... 카운터는 값을 1씩 계속 증가시킨다. clr은 reset신호이며, load는 저장된 값을 load해주는 기능을 한다. load의 기능은 고찰2에서 확인해본다.2) 파형사진위의 회로도를 ModelSim과

  리포트 | 7페이지 | 1,000원 | 등록일 2014.10.12

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  논리회로실험) Decoder / Encoder / 7-segment LED

  Quartus II를 이용하여 회로를 구현하고, ModelSim 에서의 파형과 DE2- 115 기기를 이용하여 동작을 확인하는 실험인데 , 실험하기 전에 Encoder, Decoder

  리포트 | 5페이지 | 2,000원 | 등록일 2014.01.06

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  논리회로실험) Register / Shift register 결과

  또 그것을 Modelsim의 파형으로 결과 확인을 하는 과정이다. ... 과정- 본 실험의 목적은 Register와 shift register, ring counter를 이론적으로 먼저 이해하고, 그것을 Quartus II을 이용하여 회로를 구현하고, ModelSim ... Register의 회로를 구현하기 위해 Quartus II을 이용하여 회로를 구현하고, ModelSim 값과 DE2-115 에서의 동작을 확인하여 결과를 검증한다.1 ) Quartus

  리포트 | 11페이지 | 2,000원 | 등록일 2014.01.06

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  9주차 register and shift register

  Register의 회로를 구현하기 위해 Quatrus ll를 이용하여 회로를 구현한 후 ModelSim 값과 보드에서의 동작을 확인 한다.1) 회로도사진위의 사진은 Register의 ... 아래의 파형사진에서 그것을 확인할 수 있었다.2) 파형사진위의 Register를 ModelSim을 활용하여 파형을 얻은 결과이다.파형을 분석해보자면 clk은 50ns마다 올라갔다 내려갔다를

  리포트 | 12페이지 | 1,000원 | 등록일 2014.10.12

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  7-Seg with Counter Verrilog source code & test bench

  리포트 | 1,500원 | 등록일 2015.05.17

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  Timing Simulation

  시뮬레이션(Modelsim) 이제 코딩과 Quartus를 통하여 생성된 파일로 Modelsim을 이용하여 시뮬레이션하여 최대 동작 속도를 구해보기로 하겠다. 10진 카운터의 CLK의

  리포트 | 8페이지 | 1,000원 | 등록일 2010.10.16

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  교통 신호등

  리포트 | 2,000원 | 등록일 2014.04.27

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  논리회로실험) Counter/ Timer 결과레포트

  Up-counter의 회로를 구현하기 위해 Quartus II를 이용하여 Modelsim의 구동을 위한 회로를 구현하고, DE2-115의 확인을 위한 회로를 구현하여, Modelsim값과 ... 회로를 Quartus II를 이용하여 구현하고 DE2 - 115와 Modelsim의 파형을 확인한다. ... 두 번째 과정에서는 Up-down counter를 구현하고 첫 번째 과정과 동일하게 DE2 - 115에서와 Modelsim 에서의 결과 값을 확인한다.1 .

  리포트 | 10페이지 | 2,000원 | 등록일 2014.01.06

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  논리회로실험) 부울대수의 간소화(2) 결과보고서

  a & b )3 ) Test Bench를 작성하고 , ModelSim 결과 파형 첨부* 언급한 시간 설정 50 ns 에 세 번 Input 값의 변화가 있다 .* 결과 파형4 ) ModelSim ... Quartus II를 이용해서 증명한다.1 ) f = ab' + a'b'c 에 대해서 Verilog HDL을 만들고 ModelSim을 이용하여 결과를 작성① f = ab' + a'b'c ... ab' + a'b'c, s = b'( a + c ) 라는 두 개의 부울식을 Quartus II Verilog HDL을 이용하여 구현하고, F와 S의 결과 값이 서로 일치 하는지 ModelSim과

  리포트 | 10페이지 | 2,000원 | 등록일 2014.01.06

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  7주차 Decoder / Encoder / 7-segment LED

  segment LED decoder를 이해하고, 특성을 실험으로 익힌다.실험과정1.4X2 encoder의 회로를 구현하기 위해 Quartrus ll를 이용하여 회로를 구현 한 후 ModelSim값과 ... 들어가게 되며, d를 통해서 어떤 곳으로 1이 입력되었는지를 확인할 수 있다.아래 파동 사진을 통해서 실제로 이것을 확인할 수 있었다.2) 파동사진4x2 encoder의 구현한 회로를 ModelSim을

  리포트 | 10페이지 | 1,000원 | 등록일 2014.10.12

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  논리회로실험) 부울대수의 간소화(2) 예비보고서

  HDL 만들고 ModelSim 이용하여 결과값 작성2. ... 과정 : 두 개의 Schematic을 부울식으로 만든 후 Verilog HDL로 변환하고 ModelSim을 이용하여 결과 값을 표에 작성한다 . ... program1) Quartus II : Program design & digital simulation2) ModelSim : Program simulation wave* 실험

  리포트 | 4페이지 | 2,000원 | 등록일 2014.01.06

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  논리회로실험) 부울대수의 간소화(1) 결과보고서

  이용하여 파형을 확인한다.[ 사진 ] F = AB' + A'B'C 에 대한 ModelSim 파형①과정 5 : F = AB' + A'B'C 결과 값 확인InputOutputABCXYF00 ... 입력값 A , B , C 는 동일하고 출력 값 F , S을 달리 하였을 때 다른 식이어도 간소화 한 식이기 때문에 출력 값은 동일하게 출력 되었다 .d ) ModelSim 결과 파형을 ... 표현한다.[ 사진 ] F=AB'+A'B'C Test Bench[ 사진 ] Test Bench Compilation①과정 4 : F = AB' + A'B'C 에 대한 Schematic을 ModelSim을

  리포트 | 9페이지 | 2,000원 | 등록일 2014.01.06

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  논리회로실험) ALU 결과레포트

  ALU의 회로를 구현하기 위해 Quartus II를 이용하여 Modelsim의 구동을 위한 회로를 구현하고, DE2-115의 확인을 위한 회로를 구현하여, Modelsim값과 DE2 ... 위해 Quartus II을 이용하여, 회로를 주어진 그림과 같이 구현하고 Modelsim과 DE2 - 115 에서의 동작을 확인한다. ... 실험은 Quartus II를 이용하여 회로를 구현하고, FPGA 에 연결하여 회로 결과를 확인하고 Modelsim을 이용하여 파형을 확인한다.* 본 실험에서는 ALU 회로를 구현하기

  리포트 | 11페이지 | 2,000원 | 등록일 2014.01.06

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