"감가산기" 검색결과 1-20 / 41건

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  디코더, mux, Comparator, 4비트 감가산기

  논리회로 및 실습예비 레포트1. 제 목 : Decoder, Mux, Comparator, 4bit-adder-subtractor2. 내 용 :1) Decoder코드 형식의 2진 정보를 다른 코드 형식으로 바꾸는 회로가 디코더(decoder)이다. 다시 말하면, 2진 코..

  리포트 | 4페이지 | 1,000원 | 등록일 2021.01.11 | 수정일 2021.01.13

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  D Flip-Flop을 활용한 십진 감가산기

  프로젝트 결과 보고서제출일수업 명팀 명프로젝트 주제D Flip-Flop을 활용한 십진 감가산기팀장 및 팀원1) 프로젝트 목차설계 요구 사항 분석일정 계획 및 역할 분담자체 평가 항목회로

  리포트 | 13페이지 | 3,500원 | 등록일 2022.05.01

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  디코더, mux, comprator, 4비트 감가산기

  논리회로 및 실습결과 레포트1. 제 목 : Decoder, Mux, Comparator, 4bit-adder-subtractor2. 내 용 :Decoder위 식에서는 2개의 입력값과 4개의 출력 값이 있습니다. 여기에서는 2개의 입력값을 AND gate 연산과 Not를..

  리포트 | 7페이지 | 1,000원 | 등록일 2021.01.11 | 수정일 2021.01.13

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  VHDL코드를 이용한 4비트 감가산기 구현

  디지털 시스템 Term project 포트 폴리오설계 과제명Digicom V3.32와 quartusII를 이용한 4비트 감가산기 구현과목명디지털 시스템담당교수ooo 교수님기간-설계 ... 배경디지털 시스템 수업시간에 익힌 내용을 토대로 quartus로써 vhdl code를 작성하여 Digcom v3.2로써 3단스위치와 세그먼트를 이용한 4비트 감가산기를 구현하기로 하였다.설계 ... underflow 시 D8에 불이 들어온다.결과VHDL CODE를 이용하여 소스를 구성하고 이를 Digcom v3.2에 구현을 하여 정상 작동하는지 확인 해보았다.비고이oo4비트 감가산기

  리포트 | 8페이지 | 1,000원 | 등록일 2020.05.19

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  EOR 및 감가산기

  [1]EOR 함수 발생ABX'X005V0V0+504.98V+5005V+5+54.98V0.16VABX000.18V0+54.45V+504.45V+5+50.18VABX000.08V0+54.5V+504.5V+5+50.1V[2]반가산기와 반감산기1)반가산기 X+YXYSC000V..

  리포트 | 4페이지 | 1,000원 | 등록일 2009.02.18

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  vhdl을 이용한 32비트 감가산기

  (2) fulladder를 사용한 N비트 리플 캐리 가산기 VHDL 소스 코드-- n_adder.vhd 파일 --library ieee;use ieee.std_logic_1164.all;entity n_adder isgeneric(x: natural:=32);port ..

  리포트 | 11페이지 | 1,000원 | 등록일 2007.01.19

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  [디지탈 회로] TTL을 이용한 감가산기 설계

  TTL을 이용한 감가산기 설계SCHEMATIC + LAYOUT + PCBPCB 설계까지 다 마쳤음

  리포트 | 5,000원 | 등록일 2002.12.13

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  기초전자회로및실험2 -ALUs(Arithmetic logic units)를 이용한 n-bit 계산기 설계

  감가산기 : 감산기와 가산기의 차이와 유사성을 확인하고 두 개의 회로를 합쳐서 구현 3. 곱셈기 ( 승산기 ) : 2 진수 곱셈 방식과 구현 4. ... 감가산기 - 계산기의 집적도를 고려 가산기와 감산기를 동시에 설계 -AND, OR, XOR 와 같은 기본 소자들로 FULL ADDER 를 구현하고 , 이를 합쳐서 가산기를 구현했다 ... 빼기 스위치 (- SW) B 출력 0 0 0 0 1 1 1 0 1( Bbar ) 1 1 0( Bbar )PSPICE 결과 3 PSPICE Simulation( 감가산기 )설계 이론

  리포트 | 15페이지 | 1,000원 | 등록일 2023.06.22 | 수정일 2023.06.25

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  (기초회로 및 디지털실험) 4비트 전감가산기 설계 [4 bit adder-subtractor]

  디지털실험설계 02.실험제목 : 4비트 전감가산기 설계 [4 bit adder-subtractor]Ⅰ 설계과정4비트 전가산기와 전감산기의 원리를 이해한다.조건 : TTL IC (SN7400, SN7404, SN7408, SN7432, SN7486)를 이용하여 구현한다...

  리포트 | 5페이지 | 1,500원 | 등록일 2021.07.13 | 수정일 2022.02.16

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  컴퓨터구조 계산기설계보고서

  출력 값으로 감가산기의 입력 값을 주게 됩니다.

  리포트 | 9페이지 | 1,500원 | 등록일 2020.01.01

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  택시산업 개황 및 발전방향

  정해진 노선 없이 승객이 원하는 곳까지 태워다 주고 거리나 시간에 따라 요금을 받는 소형 자동차 ▶' 택시 ‘ 의 어원은 1891 년 독일 의 빌헬름 브룬 이라는 사람이 발명한 요금계산기 ... ▷임금 , 가스비 , 감가상각비 등 지출구조를 보면 복리후생비는 적을 수 밖에 없다 신뢰 ▶사측은 기사들의 등골만 빼먹으려 든다 ▷ 강요는 없고 최대한 자율을 주고 있다 과연 기사들이

  리포트 | 32페이지 | 10,000원 | 등록일 2021.01.17

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  4비트 전감가산기 설계결과보고서

  회로 한 개에 전가산기 감가산기 모두 구현해서 CIN값을 1로 변화시킴으로서 감산기 역할을 하고 0으로 넣어주었을때는 가산기 역할을 하게 했다. ... 전감가산기(4-bit adder_subtractor)의 설계를 하는 것이었다. 1학기때 디지털 공학시간에 해서인지 기억이 가물가물해서 다시 책을 찾아 공부하니 1학기때보다는 가감산기에

  리포트 | 4페이지 | 1,000원 | 등록일 2014.06.03

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  [3주차] Adder_Subtractor

  또한 이를 이용하여 가산기, 감산기, 혹은 감가산기를 설계한다.?single bit 감가산기를 이해하고 이를 이용하여 multi-bit 감가산기를 설계한다.? ... 4비트 입출력 감가산기의 작동을 확인하고 문제점을 찾은 후 이를 보안할 방법을 찾아본다.2. Background1) Binary code? ... 하지만 우리가 하고자 하는 multi-bit의 감가산기에 대해서는 K-M에서 M을 2S complement를 취함으로서 K+(-M)으로 변환이 가능하게 되어 일반적인 full adder만으로도

  리포트 | 16페이지 | 2,000원 | 등록일 2012.06.30

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  논리회로 설계실험 가산기

  1비트 전가산기를 component(FA) 로 이용하여 4비트 신호에 대한 감가산기 구현⇒각 비트와 FA가 하나씩 대응? ... Introduction1) 비트의 덧셈, 뺄셈과 관련하여 반가산기, 전가산기, 보수(complement) 이론 등을 확실히 이해한다.2) 조합논리회로의 기본이 되는 4비트 감가산기의 ... .3) VHDL simulation을 위하여 Model Technology/Mentor Graphics의 “ISE WebPACK 및 ModelSim”을 사용법을 익힌다.4) 4비트 감가산기를

  리포트 | 8페이지 | 1,000원 | 등록일 2009.07.10

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  vhdl을 이용한 4비트 가감산기 설계(논리회로설계실험)

  그 후 component 명령어를 사용하여 앞서 설계한 전가산기를 4비트 감가산기 코드에 component 하였다. 4비트 감가산기 설계 이후 testbench 코드를 이용하여 ... Problem Statement4비트 감가산기를 설계하기 위해서 먼저 전가산기를 설계할 수 있어야 한다. ... (M : 0 -> s = x + y, M : 1 -> s = x - y)4비트 감가산기를 설계하기 이전에 전가산기를 설계하였다.

  리포트 | 9페이지 | 2,000원 | 등록일 2009.11.12

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  4비트 가감산기 설계 보고서

  < 설계 > 4-bit Adder/Subtractor Unit▶ 문제 정의를 위한 명세 및 설계 범위4비트 가감산기를 만들기 위해 4개의 fulladder에 각 각 4개의 A, B 입력이 들어간다. 또한 가/감산을 선택적으로 할 수 있도록 하나의 제어신호를 만들어 설계..

  리포트 | 4페이지 | 1,500원 | 등록일 2014.05.19

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  8bit-adder

  8Bit-adder 설계x=x8 x7 x6 x5 x4 x3 x2 x1 이고,y=y8 y7 y6 y5 y4 y3 y2 y1 이며,c7 c6 c5 c4 c3 c2 c1x8 x7 x6 x5 x4 x3 x2 x1+y8 y7 y6 y5 y4 y3 y2 y1ㅡㅡㅡㅡㅡㅡㅡㅡㅡㅡㅡㅡ..

  리포트 | 4페이지 | 1,000원 | 등록일 2012.12.01

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  7487,7483 을 이용한 4자리 2진 감가산 회로 설계 (진보01기)

  1. 명 제- Quartus tool을 이용하여 74H87와 74LS83 IC를 사용하여 4자리 2진수를 가산과 함께 감산 할 수 있는 회로를 설계한다.2. 목 적1) 진-보-0-1 기의 동작을 이해한다2) Quartus tool을 이용하여 4자리 2진수의 가감산회로를..

  리포트 | 5페이지 | 2,500원 | 등록일 2011.12.03 | 수정일 2021.04.11

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  [A+자료] 논리회로 4비트 가감산기 설계 입니다.

  REPORT( 4비트 가감산기 설계 )4비트 가감산기1. 목적FA 4개를 직렬로 연결하여 4-bit 가감산기를 설계한다. 설계를 통하여 가감산기 입력에 따른 출력 특성을 이해할 수 있다.2. 4비트 가감산기 논리회로설계3. VHDL을 이용한 4비트 가감산기1) 소스en..

  리포트 | 4페이지 | 3,000원 | 등록일 2012.06.17

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  디지털 회로 자판기 보고서

  값은 A레지스트의 값과 B레지스트의 보수출력 그리고 C0의 값인 HD74HC74P에서의 출력값‘1’이 C0에 입력값으로 들어간 값이 더해진다.위 그림은 2의 보수체계를 이용한 병렬 감가산기이다

  리포트 | 10페이지 | 4,000원 | 등록일 2015.12.18 | 수정일 2021.03.22

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