"성균관 논리회로" 검색결과 1-20 / 106건

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  [논리회로설계실험] Mux, Demux (dataflow/gatelevel modeling) (성균관대)

  Mux는 여러 입력선 중에서 하나를 선택하여 출력선에 연결하는 ‘조합 논리 회로’로 선택선의 값에 따라 한 입력선을 선택한다. 일반적으로 입력선이 n개 있을 때 선택선은 log2

  리포트 | 8페이지 | 1,500원 | 등록일 2024.08.29

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  [논리회로설계실험] Xor gate & Xnor gate (logic gate 구현)(성균관대)

  Gate 설명 및 진리표 작성 XOR GateXor gate란, 수리논리학에서 주어진 2개의 명제 가운데 1개만 참일 경우를 판단하는 논리 연산이다. ... Xnor GateXnor gate에 Xor gate에 Not gate가 연결된 것으로 Xor gate와 정반대의 논리값을 출력한다. ... 단순 논리 표현에 주로 사용하며 비교적 하드웨어에 가깝게 기술되는 편이다.2) Behavioral Modeling입력 상태에 대한 출력 결과만을 고려하는 기술 방법으로 문서화 편의성이

  리포트 | 8페이지 | 1,500원 | 등록일 2024.06.07

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  [논리회로설계실험] 1bit full adder & 4bit full adder (logic gate 구현)(성균관대)

  가장 먼저 full adder의 기능에 대해 알 수 있었다. Full adder는 가산기로 입력된 값의 합을 이진수로 표현하고 남는 값은 C를 통해 내보내는 기능을 하는데, 위의 과정에서 직접 2진수를 입력 받고 오버플로우가 발생하여 C값에 1이 생기거나 오버플로우가 ..

  리포트 | 7페이지 | 1,500원 | 등록일 2024.06.07

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  성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter

  성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter입니다.당시 한태희 교수님이셨고, 두번째 과제였습니다.8bit decimal Counter schematic

  리포트 | 1,000원 | 등록일 2017.05.23

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  성균관대 논리회로설계 A+ 소스

  2012년도 성균관대학교 논리회로설계 실험/실습 A+받은 보고서 소스입니다.

  리포트 | 2,000원 | 등록일 2013.12.18 | 수정일 2013.12.28

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  성균관대 논리회로 설계실험 VHDL을 이용한 4bit Full adder 입니다.

  1)4bit Full_adder의 schematic을 그리시오. a=”0101” , b=”1001”, c_in = ‘0’ 에 대해서 각각의 bit에서의 s와 most bit 에서의 c_out을 schematic에 표현하시오. (스캔 첨부 가능)1.Full_adder..

  리포트 | 2페이지 | 1,000원 | 등록일 2017.05.23

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  성균관대-논리회로-프로젝트-도서관출입게이트

  회로의 목적 및 개념 설계1-1. 구현할 내용1-2. 구현할 기능 및 변수 선정2. 기본 논리회로 요소의 설계2-1. Register 설계2-2. ... Counter 설계논리회로 Term Project #213조2-3. Flip-Flop 설계2-4. 연결된 설계2-4-1. Flip-Flop + Register2-4-2. ... -LogicWorks의 시뮬레이션 툴을 통해 회로를 검증해야 함.1. 회로의 목적 및 개념 설계1-1. 구현할 내용1구현할 회로는 도서관을 출입하는 회로이다.

  리포트 | 24페이지 | 3,000원 | 등록일 2014.04.23

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  성균관대학교 편입학 전자전기공학부 학업계획서

  , 논리회로설계실험, 수치해석 등의 수업을 듣고 싶습니다.3. ... 학업계획저는 성균관대학교 전자전기공학부에 편입학한 다음에 디지털제어, 지적재산권의이해, 고체전자물리, 무선네트워크코너스톤, 배전자동화설계, 컴퓨터구조론, 광전자공학, 계측공학, 논리회로 ... 저는 OO대학교에서 전기전자공학부 관련 수업으로는 반도체공학, 전자회로실험및설계, 제어공학, 디지털신호처리, 통신이론, 마이크로파공학, 전기기기제어, 멀티미디어신호처리 등의 수업을

  자기소개서 | 1페이지 | 3,800원 | 등록일 2023.12.05

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  논리회로설계실험 라인트레이서 레포트

  논리회로설계 실험 설계프로젝트 보고서주제 : 라인트레이서 설계1. ... 설계 배경 및 목표1) 설계 배경지금까지 여러 VHDL표현 방식에 대해서 배우고 그에 따른 여러 조합회로와 순차회로를 설계하였다. ... 순차회로에서 설계한 분주기 설정, finite state machine 설계 등이 linetracer를 설계하는데 많이 사용될 수 있었다.

  리포트 | 15페이지 | 7,000원 | 등록일 2021.10.09

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  논리회로설계실험_비교기,MUX,ALU 결과레포트

  논리회로설계 실험 결과보고서 #3실험 3. 비교기_MUX_ALU1. 실험 목표비교기, MUX, ALU를 설계해 본 후, 8가지 기능을 가진 ALU를 설계해본다.

  리포트 | 17페이지 | 2,500원 | 등록일 2021.10.09

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  논리회로설계실험_디코더/엔코더 레포트

  논리회로설계 실험 결과보고서 #4실험 4. 디코더, 엔코더1.

  리포트 | 12페이지 | 2,500원 | 등록일 2021.10.09

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  논리회로설계실험 - 디코더/엔코더 예비레포트

  논리회로설계 실험 예비보고서 #4실험 4. 디코더& 엔코더 설계1. ... 이진수 디코더는 부호화된 2진수 정수를 부호화되기 전으로 되돌리는 조합논리회로이다.n TIMES 2 ^{n} 디코더는 2진수로 된 n개의 입력 신호를 최대2 ^{n}가지 출력 신호로 ... 원래의 형태로 되돌리는 것도 디코더이다.’4to 10 decoder디코더와는 반대로 신호를 코드화하는 기기를 엔코더라고 한다.(2) 엔코더엔코더는 디코더의 반대 기능을 수행하는 조합논리회로로

  리포트 | 9페이지 | 2,000원 | 등록일 2021.10.09

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  논리회로설계실험_반가산기/전가산기 결과레포트

  또한, Schematic Design으로 반가산기과 전가산기의 논리회로를 그려보고 시뮬레이션을 통해 논리회로가 제대로 그려졌는지 확인해본다. ... 논리회로설계 실험 결과보고서 #2실험 2. 조합회로 설계1. 실험 목표반가산기와 전가산기에 대해서 이해하고, 반가산기와 전가산기를 세 가지 모델링 방법으로 설계한다. ... 반가산기1) 진리표반가산기는 한 자리 2진수 2개를 입력하여 합(Sum)과 자리올림(Carry)을 계산한 덧셈 회로이므로 다음의 식들이 성립한다.0+0=00 _{(2)} phantom

  리포트 | 12페이지 | 2,500원 | 등록일 2021.10.09

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  논리회로실험 카운터 설계

  논리회로설계 실험 예비보고서 #7실험 7. 카운터 설계1. ... 예비 이론(1) 카운터- 계수기라고도 불리며 반복해서 일어나는 현상의 수를 셈하는 장치로 클록 펄스에 따라 수를 세는 계수능력을 갖는 논리회로이다.- 2개 이상의 플립플롭으로 구성되어있고 ... 설계에 따라 설계할 수 있다.- 카운터의 동작 시 전파지연시간이 없다.- 아래의 그림은 4비트 mod - 16 리플 카운터의 논리회로도 이다.(3) 비동기식 카운터- 카운터 내의

  리포트 | 6페이지 | 1,500원 | 등록일 2021.10.01

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  논리회로실험 순차회로 설계

  고찰이번 예비실험에서는 순차논리회로에 대해 학습하였다. 순차논리회로란 입력이 들어가서 출력이 되고 다시 그 출력이 입력이 되는 회로다. ... 논리회로설계 실험 예비보고서 #6실험 6. 순차회로 설계1. 실험 목표순차회로의 기본 회로인 Latch와 Flip ? ... 게이트 또는 NOR게이트를 이용하여 회로를 구성한다.- 논리 회로로 구성되었기 때문에 논리회로에 준하는 빠른 동작속도를 얻을 수 있고 플립플롭으로 활용 가능하다.- 대표적인 래치로써

  리포트 | 6페이지 | 1,500원 | 등록일 2021.10.01

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  논리회로실험 병렬 가산기 설계

  논리회로설계 실험 예비보고서 #3실험 3. 병렬 가산기 설계1. ... 계산결과에서 2의 보수에서는 가장 높은 자리에서 자리올림이 발생시, 이를 무시하므로 결과값은 00011001이다.(3) 병렬가산기 논리회로오른쪽의 그림은 8bit 병렬가산기의 논리회로도이다 ... 구조를 자세히 보면 전가산기 8개가 쓰였다는 것을 알 수 있다.(4) 병렬 가감산기의 논리회로와 작동원리병렬 가감산기는 8개의 전가산기와 각 입력마다 XOR게이트가 달려있다. sign의

  리포트 | 6페이지 | 1,500원 | 등록일 2021.10.01

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  논리회로실험 반가산기 전가산기

  2개를 사용한 논리회로와 논리식② AND 게이트 3개와 OR 게이트 1개를 사용한 논리회로와 논리식③ AND 게이트 1개와 XOR 게이트 1개를 사용한 논리회로와 논리식이 외에도 ... 논리회로설계 실험 예비보고서 #2실험 2. 반가산기 & 전가산기1. ... 예비 이론(1) 가산기가산기란 이진수의 덧셈을 하는 논리회로이며 디지털회로, 조합회로의 하나이다.

  리포트 | 5페이지 | 1,500원 | 등록일 2021.10.01

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  논리회로실험) 7 segment 프로젝트 1 예비

  논리회로설계 실험 예비보고서 #4실험 4. 디코더 & 엔코더1. ... 예비 이론(1) 디코더- 데이터를 어떤 부호화된 형으로부터 다른 형으로 바꾸기 위한 회로와 장치를 가리킨다.- n비트의 2진 코드를 최대 2^n개의 서로 다른 정보로 바꾸어 주는 조합논리회로이고 ... 그러나 연산을 위해서 더 많은 처리와 회로가 필요하다는 단점이 있다.- 주로 숫자의 십진 출력을 요하는 전자 회로와 마이크로프로세서에서 많이 사용되며, 일부는 BCD로 덧셈과 뺄셈

  리포트 | 6페이지 | 1,500원 | 등록일 2021.10.01

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  논리회로실험 비교기와 MUX, ALU 결과보고서

  논리회로설계 실험 결과보고서 #5실험 5. 비교기와 MUX, ALU1. ... 실험 결과- 실험 1. 4가지 기능을 가진 ALU를 Function과 procedure를 사용하여 설계하시오.1) 논리기호와 진리표ALU의 논리기호ALU의 진리표S1S0논리식사용00Y

  리포트 | 5페이지 | 1,500원 | 등록일 2021.10.01

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  논리회로설계실험 스탑와치(stopwatch) 레포트

  논리회로설계 실험 설계과제 보고서주제 : #2 STOPWATCH 설계1. ... 즉 순차회로는 조합회로와 메모리를 합친 것이다.이는 순서논리회로, 프로토콜, 컴퓨터, 컴파일러 등의 동작을 표현, 이해, 설명하고 설계하기 위한 체계적이고 수학적인 방법의 틀을 제공한다

  리포트 | 13페이지 | 7,000원 | 등록일 2021.10.09

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