"VHDL로 FPGA" 검색결과 1-20 / 287건

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  VHDL를 이용한 FPGA설계

  작년 말 비트코인 광풍으로 한국은 몸살을 앓았다.학생 직장인 너나 할거 없이 대부분 뛰어들었으며 빨리 시작한 사람들은 돈을 땄겠지만 그렇지 못하고 돈을 잃은 사람도 훨신 많기에 이러한 도박성을 가진 가상화폐의 경각심을 알리기위해 제작하게 되었다.

  리포트 | 16페이지 | 2,000원 | 등록일 2021.09.26

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  VHDL를 이용한 FPGA설계 레포트코드해석본

  VHDL CODE 및 핀 할당 ·································· 94. ... VHDL 코드 및 핀 할당library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL

  리포트 | 25페이지 | 2,000원 | 등록일 2021.09.26

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  논리회로실험(VHDL 및 FPGA실습) 이론 및 실험결과 레포트

  PurposeXilinx프로그램과 VHDL code를 이용해 기초적인 조합논리회로와 4 bit full adder & subtracter를 설계해 본다. ... 이를 통해 Xilinx프로그램과 VHDL code에 대해 익히고 4 bit full adder & subtracter의 작동원리에 대해 알아본다.2. ... 변수 M의 상태에 따라M:0 -> s=x+yM:1 -> s=x-y 가 된다.이를 적용해 4비트 가/감산기를 설계하면 다음 그림과 같다.설계한 4 bit 가/감산기를 Xilinx에 VHDL

  리포트 | 53페이지 | 8,000원 | 등록일 2022.01.25 | 수정일 2022.02.08

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  VHDL과 FPGA 실습 키트를 이용한 묵찌빠 게임 [디지털논리회로 실험 Term Project]

  1. 서론 2016년 3월 알파고와 이세돌의 바둑 경기가 끝난 후 전 세계적으로 인공지능 붐이 일어나고 있다. 최근에는 4차 산업 혁명에서 핵심인 인공지능을 이용하여 스타크래프트 경기를 준비하고 있다고 들었 다. 세계적인 추세에 힘입어 우리는 묵지빠 게..

  리포트 | 28페이지 | 4,000원 | 등록일 2020.04.24 | 수정일 2020.04.27

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  아주대 논리회로실험 프로젝트 FPGA를 통한 VHDL 구현 프로젝트 - 비밀번호

  FPGA Kit에 있는 7 segment 모듈과 Keypad 모듈을 활용하여 디지털 잠금 장치를 설계한다.#2. ... FGPA를 이용한 VHDL 구현 프로젝트 - 비밀번호#1. 설계 목표-. ... 하였으나 마땅한 아이디어가 떠오르지 않아 기능을 추가시키진 못하였고, 대신에 shifting function을 구현할 때 다양한 방법으로 수정 해 볼 수 있었다.이번 프로젝트를 통해 VHDL

  리포트 | 28페이지 | 3,500원 | 등록일 2016.07.09

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  FPGA VHDL up & down counter (업다운카운터)

  기초 FPGA 실험 Report응용컴퓨터공학과32072198정성훈2013.06.07▶ 프로젝트 내용⇒ 0~15 사이의 숫자를 세면서 16진수와 2진수로 동시에 변환해주는 4Bit Up

  리포트 | 3페이지 | 1,000원 | 등록일 2013.06.23

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  vhdl을 이용한 FPGA 킷에서의 디지털 시계 구현

  PurposeXilinx 소프트웨어를 이용하여 디지털 시계의 소스코드를 작성한 후, FPGA Kit에 적용하여 실제로 시간이 표시되는지 여부를 확인한다.2. ... Sources & Results - FPGA킷과 연계* pin할당 캡쳐화면* 다른 부분은 집에서 해보니 cable check 오류메시지가 떠서 캡쳐 하지 못하였습니다.-------- ... Describe how do you solve the problem.Xilinx Pace 메뉴를 사용하여 주어진 pin을 매칭시키고, Configure Device메뉴를 이용하여 FPGA킷에

  리포트 | 8페이지 | 3,000원 | 등록일 2009.11.12

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  vhdl과 fpga kit을 이용한 디지털 계산기 설계

  ,FPGA_CLK,load_100k,cnt_100k)beginif FPGA_RSTB = '0' thencnt_100k '0');clk_100k ... PurposeXilinx 소프트웨어를 이용하여 계산기의 소스코드를 작성한 후, FPGA Kit에 적용하여 실제로 계산기능을 수행하는지 여부를 확인한다.2. ... Sources & Results - FPGA킷과 연계* pin할당 캡쳐화면* 다른 부분은 집에서 해보니 cable check 오류메시지가 떠서 캡쳐 하지 못하였습니다.library

  리포트 | 10페이지 | 3,000원 | 등록일 2010.01.16

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  FPGA HBE-COMBO, VHDL를 이용한 CARGAME 최종보고서

  디지털 시스템 VHDL을 이용한 CAR_GAME 설계1. 제작동기▶ FPGA를 이용한 HBE - COMBO 시리즈로 무엇을 할 수 있을까? ... 구현방법▶ FPGA 칩이 내장된 실습용 키트 HBE-COMBO 로 구현을 해야 하는데, 업로드와 동시에 index 가 LCD에 출력이 되며 바로 서킷이 출력이 됩니다. ... VHDL 소스 구현 중에 제일 어려웠던 점은 Line1,Line2 가 기본적으로 출력이 되는데, 이것을 어떻게 순차적으로 Line 30줄까지 출력하느냐? 라는 의문입니다.

  리포트 | 111페이지 | 1,000원 | 등록일 2010.06.16 | 수정일 2017.07.03

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  16x2 문자형 LCD 를 FPGA상에서 4-비트 모드로 구동하기 위한 VHDL 코드

  entity lcd16x2 isport(Clk : in std_logic; -- system clock(5MHz) Rst : in std_logic; -- asynchronous reset, active high Tick : in std_log..

  리포트 | 9페이지 | 2,000원 | 등록일 2012.02.20

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  [전자]vhdl로만든 fpga보드 도트메트릭스

  library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity test5 isport( clk, rst : in std_logic;dot_out1: out std_logic_vector(4..

  리포트 | 6페이지 | 2,000원 | 등록일 2006.04.27

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  [VHDL] FPGA (Xilinx & Altera)

  FPGA들은 각각 다른 technology들을 사용함으로써 구조도 각각 다르게 되는데 상업적으로 가장 많이 쓰이는 FPGA들에는 Xilinx, Altera, Actel가 있다.■ Xilinx ... FPGA■Xilinx FPGA의 일반적인 구조는 그림 1과 같으며, Programmable Logic Block(CLB)들의 2차원적인 배열과 행 블록들 사이의 수평적인 배선 채널 ... {패밀리CLB들의 수등가적인 게이트XC 200064-1001200-1800XC 300064-3202000-9000XC 400064-9002000-20000■ Altera FPGA■Logic

  리포트 | 5페이지 | 1,000원 | 등록일 2002.04.20

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  디지털설계방법의 종류

  디지털 회로를 FPGA 로 설계하는 단계 1) 기술 배핑 : CLB 를 네트리스트로 변환함 . 2) 배치 : FPGA 상에서 CLB 를 선택함 . 3) 배선 : 네트리스트에 따라 CLB ... Gate Array )완전 주문형 설계 방식 설계 사양 회로도 기술 회로도 엔트리 레이아웃 설계 공정 제조 마스크 발생 시물레이션 시물레이션 LVS, DRS, ERC 를 이용한 검증 VHDL ... 셀 라이브러리 - VHDL 데이터 - 논리 심볼 회로도 - 시뮬레이션을 위한 타이밍 정보 표준셀 예 - 고밀도와 고성능을 휘나 최적화 셀 - 3.3V 인터페이스를 위한 I/O 셀 -

  리포트 | 12페이지 | 3,000원 | 등록일 2022.08.10

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  서강대학교 디지털논리회로실험 - 실험 3. Decoders and Encoders 결과 보고서

  퀴즈 2번의 결과를 VHDL로 설계하고 FPGA로 구현하여 동작 확인VHDL 코드 및 FPGA를 통한 구현 결과는 아래와 같다. ... [표 4]의 priority encoder를 VHDL로 설계하고 FPGA로 구현하여 동작 확인VHDL 코드 및 FPGA를 통한 구현 결과는 아래와 같다. ... VHDL을 이용한 회로의 구현 방식을 이해한다.2.

  리포트 | 10페이지 | 1,000원 | 등록일 2020.04.20 | 수정일 2020.04.24

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  [논리회로설계실험]VHDL을 활용한 CLOCK설계

  VHDL에서 코딩과정은 시간의 각 자리숫자를 하나씩 연산하여 나타내게 되는데, 각 자리 숫자가 나타나는 시간 간격이 매우 짧아(50us) 우리 눈에는 동시에 모든 자리 숫자가 연산 ... Source & Results1)VHDL Source2)Testbench Source3)Result wave이번 실습에서는 클럭수가 많기 때문에, 값이 바뀌는 부분들을 확대하여 기록하였습니다 ... 아래 그림은 실습시 이용한 FPGA이고, 상단에 7segment 6자리로 구성된 display가 있다.그림1.

  리포트 | 12페이지 | 2,000원 | 등록일 2021.06.26

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  한양대 Verilog HDL 1

  FPGA나 집적 회로 등의 전자공학 회로를 설계하는 언어로, 회로도를 작성하는 대신 언어적인 형태로 전자 회로의 기능을 구성할 수 있다. ... 실험 목적Verilog HDL과 VHDL의 차이를 파악한다. ... 것을 유의해야 한다.VHDL은 디지털 회로 및 혼합 신호를 표현하는 하드웨어 기술 언어이다.

  리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21

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  임베디드 IoT 응용실험 - VHDL을 이용한 8-bit ALU

  Xilinx Artix-7 FPGA에 porting 한다.4. Simulation 되는 VHDL source code를 제출한다.5. ... 원리 파악, coding source 구상 및 검색, 계획 보고서 제출2주차 : 8-bit ALU - VHDL로 코딩 및 Xilinx FPGA tool VIVADO로 임시 시뮬레이션 ... : 8-bit ALU - VHDL로 코딩 수정 및 보완, Xilinx FPGA tool VIVADO로 최종 시뮬레이션, 미흡된 부분 고찰 및 동영상 제작(Ocam 활용), 발표 대본

  리포트 | 9페이지 | 3,000원 | 등록일 2022.04.14

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  9장 VHDL 설계 툴 사용법 예비

  예를 들어 FPGA를 판매하는 회사는 보통, 회로 입력(심볼 및 VHDL코드) 부터 시작해서 VHDL 코드의 합성, 모듈(소자)의 배치 등을 지원하는 도구를 지원한다.나. ... FPGA나 집적회로 등의 전자공학 회로를 처리하는 설계 자동화에 사용한다.주로 디지털 회로 설계에 사용된다. ... 이때 FPGA나 ASIC 등을 위한 환경에 따라 합성된 실제회로의 소자가 달라지기 때문에 칩 설계 시 목적에 맞는 소자가 합성되도록 하는 개발도구가 존재한다.

  리포트 | 16페이지 | 1,000원 | 등록일 2021.01.06

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  [A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 1 실험결과보고서

  관련 이론ü Verilog HDL과 VHDL- FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어- IEEE 1364로 표준화되어있으며 회로 설계, 검증, ... 실험 목적Verilog HDL을 통해 FPGA를 이용하여 AND gate를 설계한 후 led동작을 확인해본다.Chapter 2.

  리포트 | 4페이지 | 2,500원 | 등록일 2023.02.28

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  [논리회로설계실험]VHDL을 활용한 Calculator 설계

  Source & Results1)VHDL Source1-1)Lcd_display1-2)lcd_test1-3)data_gen2)TestBench source3)Result wave7+ ... 배경이론(Background)1)LCD이전 실습에서와 같이 FPGA의 LCD를 이용한다. ... 1.목적(Purpose)이번실습은, FPGA의 버튼들을 이용하여, 값을 입력하고, 덧셈과 뺄셈 연산을 하는 계산기를 만들어 보는 실습이다.

  리포트 | 17페이지 | 2,000원 | 등록일 2021.06.26

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