"VHDL을 응용" 검색결과 1-20 / 133건

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  임베디드 IoT 응용실험 - VHDL을 이용한 8-bit ALU

  과제명VHDL을 이용한 8-bit ALU 설계 및 검증과제 목적1. VHDL을 사용하여 논리회로를 기술한다.2. Vivado 환경에서 작업을 한다.3. ... Simulation 되는 VHDL source code를 제출한다.5. ... 동영상 제작주차별 계획1주차 : 계획 보고서 작성에 있어, 디지털 공학, 전자회로 과목 복습 및 VHDL 강좌 수강, 툴 설치(VAIVADO)_최신버전, 회로의 대략적인 구상과 동작

  리포트 | 9페이지 | 3,000원 | 등록일 2022.04.14

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  응용논리회로 엘레베이터 VHDL 레포트

  응용논리회로-Term project--Elevator controller-Block diagramVHDL 코드library IEEE;use IEEE.std_logic_1164.all

  리포트 | 29페이지 | 2,500원 | 등록일 2013.06.15

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  vhdl_응용논리_디지털시계

  설계 목표 VHDL으로 프로그램 작성 후 이를 알테라DE2 보드로 실현시킨다. 7-세그먼트를 통해 기본적인 시계기능을 100분의 1초를 만들어서 구현한다.

  리포트 | 18페이지 | 1,500원 | 등록일 2011.10.24

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  정보응용실험- PROCESS 문, Sequential 문 VHDL

  ◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈과 목 명 : 정보응용실험Ⅱ 학 과 : 정보통신공학과담당 조교님 : 홍 성 협 학 번 : 00000000제 ... ◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈◈* PROCESS 문, Sequential 문 (7주차) 레포트* Process 문Process 문은 일반적으로 VHDL에서

  리포트 | 5페이지 | 2,000원 | 등록일 2013.06.08

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  [공학기술]VHDL 예제와 풀이 (디지털 및 아날로그 설계 및 응용)

  이 때 사용되는 언어는 VHDL이다. ... 이 때 조건은 VHDL의 “case ~ when ... VHDL 설계%%%%도표 및 그림 첨부%%%%%%%%%%- KEY_0~KEY_F 까지 포트 설정을 하여 입력으로 하고, LED1~LED16 까지를 출력으로 설정하였다.

  리포트 | 7페이지 | 1,500원 | 등록일 2007.07.06

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  [토끼] 응용논리_4× 1 MUX를 4가지 구문을 이용하여 VHDL로 설계, 시뮬레이션, 합성 과제 ( IF 문, CASE 문, When~else 문, With~select

  VHDL을 처음인지라 컴파일 에러를 잡아내는 데에만 3시간이 걸렸다. 하지만 덕분에 문법의 틀을 확실하게 기억 할 수 있었다. ... 과제: 4× 1 MUX를 다음의 4가지 구문을 이용하여 VHDL로 설계 하고 시뮬레이션, 합성 하여라. ( IF 문, CASE 문, When~else 문, With~select문 ... ) (1-1) IF 문을 이용한 4×1 MUX의 VHDL CODElibrary IEEE;use IEEE.std_logic_1164.all;entity mux41 is port

  리포트 | 17페이지 | 3,000원 | 등록일 2013.01.14 | 수정일 2020.07.13

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  [공학기술]vhdl 설계 및 응용 - 플립플롭, 카운터 등 예제3 (디지털 아날로그 설계및 응용)

  중간고사 과제과 목 명 :담당교수 :학 과 :학 번 :성 명 :제 출 일 : D-Flip-Flop을 이용하여 T Flip-flop을 구현할 수 있는 디지털 논리회로를 설계하시오.[설계사양] KEY_0을 누르면 LED10이 OFF되며 또한, KEY_F를 누르면 LED10..

  리포트 | 10페이지 | 1,500원 | 등록일 2007.07.07

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  [디지털응용회로 설계 VHDL] 연습문제 레포트 모음

  NRZ(Non-Return-to-Zero) to Manchester Signal Transform ◎ NRZ Code와 Manchester Code의 특성 NRZ(noreturn-to-zero)코드에서는 각 비트는 하나의 비트 타임 동안 변화없이 전송되는 반면..

  리포트 | 12페이지 | 1,000원 | 등록일 2004.10.11

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  디지털 논리회로의 응용 가산기/비교기/멀티플렉서/디멀티플렉서

  디지털 논리회로의 응용 – 가산기/비교기/멀티플렉서/디멀티플렉서실험 목표비교기의 원리를 이해하고 이를 응용한 회로를 구성할 수 있다.디코더와 인코더의 원리를 이해한다.실험 이론2진화 ... 이 오류는 VHDL코드를 이용해서 보정할 수 있다.디코더 (decoder)와 인코더 (encoder)디코더는 인코딩된 정보를 해독하는 회로이다. ... 신호들이 디지털 신호로 표시되는 것을 볼 수 있었다.참고문헌Stephen Brown, Zvonko Vranesic/Fundamentals of Digital Logic with VHDL

  리포트 | 10페이지 | 2,000원 | 등록일 2022.03.03

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  디지털 논리회로의 응용 가산기/비교기/멀티플렉서/디멀티플렉서

  디지털 논리회로의 응용 – 가산기/비교기/멀티플렉서/디멀티플렉서실험 목표반가산기와 전가산기의 원리를 이해한다.비교기의 원리를 이해하고 이를 응용한 회로를 구성할 수 있다.멀티플렉서의 ... en.wikipedia.org/wiki/Adder_(electronics)Stephen Brown, Zvonko Vranesic/Fundamentals of Digital Logic with VHDL

  리포트 | 10페이지 | 1,000원 | 등록일 2022.03.03

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  한양대 Verilog HDL 1

  또한, Verilog HDL의 기본적인 시작 방법과 프로젝트 생성 후 값 설정하기, gate 연결하기 등과 같은 기본적인 요소를 숙지하고 추후 다양한 기능들로 원하는 회로를 구성해 응용해볼 ... 실험 목적Verilog HDL과 VHDL의 차이를 파악한다. ... 것을 유의해야 한다.VHDL은 디지털 회로 및 혼합 신호를 표현하는 하드웨어 기술 언어이다.

  리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21

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  Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 NAND2,NOR2.X

  다양한 HDL이 존재하지만, verilog hdl 과 VHDL이 FPGA과 함께 널리 쓰인다. ... .-1-bitFullAdder와 Half Adder의 심볼 및 동작을 이해하고, 이를 응용하여 4-bit Adder의 설계 방법을 익힌다.-4-bit Adder를 Verilog HDL을 ... -Test benchtest bench 란 VHDL을 이용하여 서술한 하드웨어의 정상동작을 확인하기 위한 검증환경이다. 실제환경에서, 그들은 충분하지 않다.

  리포트 | 4페이지 | 1,000원 | 등록일 2021.06.20

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  서울시립대학교 전전설2 3주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  : a[3:0] = 0011, b[3:0] = 0101i) bit operatorsii) Gate Primitiveiii) Behavioral modeling(6) Lab 6 (응용과제 ... 1]Verilog과 VHDL은 electronic chip용 프로그램을 작성하기 위한 용어이다. ... /technology/difference-between-verilog-and-vhdl/" http://www.differencebetween.net/technology/difference-between-verilog-and-vhdl

  리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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  FPGA구조와 ASIC 설계 방법 실험 레포트

  일반적으로 모든 라우팅 채널은 동일한 (전선수) 폭을 가지고 있다.응용회로는 적합한 자원을 가지는 FPGA를 반드시 매핑해야한다.일반적인 FPGA의 논리 블록은 아래에 보이는 것처럼 ... 일반적인 하드웨어 기술 언어는 VHDL과 베릴로그가 있다. 전자 설계 자동화 도구를 사용하면 기술적으로 매핑된 넷리스트가 생성된다. ... 일반 공중 사용 허가서, BSD 사용 허가서와 비슷한 라이선스로 공개한) 오픈코어와 다른 제공 커뮤니티같은 개발자 커뮤니티로부터 제공받을 수 있다.일반적인 설계 흐름에서 FPGA 응용

  리포트 | 4페이지 | 2,500원 | 등록일 2021.11.08

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  서울시립대 전전설2 Lab-03 예비리포트 (2020 최신)

  Verilog HDL과 VHDL의 장단점을 조사하시오.VHDL은 Top-down(하향식)방식의 디자인이 가능해 설계 기간을 단축시킬 수 있고 놓치기 쉬운 error들을 초기에 검증하여 ... , 테스트 입력 값: a[3:0] = 0011, b[3:0] = 0101).- 비트 단위 연산자- gate primitive modeling- behavioral modeling[응용 ... 하나는 미국방성이 주도로 개발한 VHDL이고 다른 하나는 반도체 업계 주도로 개발된 Verilog HDL(Verilog)이다.

  리포트 | 13페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대학교 전전설2 3주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

  만들어 input, output을 연결해주었는데, 이런 필요가 없이 verilog에 작성한 input, output과 동일하게 소자를 연결해주면 된다는 것을 확인하였다.추가적으로 응용과제 ... 그에 반해 VHDL은 배우고, 프로그래밍 하기에 조금 더 어렵다.하지만 Verilog에는 라이브러리 관리 기능이 없다. ... 이러한 특징에 따라 한쪽에서의 장점은 한쪽의 단점이 된다.Verilog는 C를 기반으로 하여 일반적으로 VHDL에 비해 배우기 쉽다.

  리포트 | 23페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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  [지방대/최종합격] 실리콘웍스 아날로그회로설계 자기소개서

  전자회로설계를 수강하며 OrCAD로 Op-amp 응용 회로들을 설계했습니다. ... 또한 논리회로설계 수업에서 FSM과 VHDL을 이용해 자판기를 설계했습니다. ... VHDL뿐만 아니라 Verilog를 배우고자 인터넷 강의를 통해 독학했으며, SoC 설계 및 프로그래밍 수업을 수강하며 C언어/Verilog로 Zynq 7000 기반의 두더지 잡기

  자기소개서 | 3페이지 | 4,500원 | 등록일 2023.05.05

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(결과) / 2021년도(대면) / A+

  VHDL: 미 전기학회(IEEE) 표준 HDL, 엄격한 문법- 미국 국방성을 중심으로 1987년 표준화되었다. ... 데이터 XOR 게이트의 동작을 확인하는 모습- 실험 결과: 입력은 A(BUS SW1~4), B(Bus SW5~8) / 출력은 Y(LED1~4)ABY001101010110(6) [응용과제 ... .- C와 비슷한 Syntax로, 문장 기술이 VHDL보다 간단하다.- ASIC 개발에 있어서 라이브러리가 충실하다.- 전세계 기업체의 70% 이상이 사용하는 실질적인 업계 표준이다.b

  리포트 | 19페이지 | 2,000원 | 등록일 2022.07.16

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  논리회로실험 비교기와 MUX, ALU 결과보고서

  실험 목표VHDL의 Subprogram으로서 함수와 프로시저를 사용하여 예비보고서에서 배운 4비트 ALU를 작성한다.

  리포트 | 5페이지 | 1,500원 | 등록일 2021.10.01

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  VHDL을 통해 구현한 ShiftRegister 실습보고서

  VHDL Source그림11. 실습에 주어진 조건2-1)TestBench source그림12, 13. ... 방식이므로 clock값에 관계 없이 바로 출력값이 0000으로 변화한다.5.Discussion이번실습에서는 Latch와 FlipFlop에 대한 기본적인 이해와, FlipFlop을 응용한 ... ko/q/4281774 동기/비동기 리셋fundamentals of logic design, Charles, Larry L Kinney 7th3.Source & Results1-1)VHDL

  리포트 | 16페이지 | 2,000원 | 등록일 2020.12.24

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