"VHDL 설계과제" 검색결과 1-20 / 127건

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  아주대학교 논리회로 / VHDL 설계 과제 보고서 (4 bits Gray to Binary code conversion)

  이를 본 과제의 주제에 맞춰 진리표 형식으로 표현하면 다음과 같다. ... 논리회로 설계 내용 및 동작 원리 설명A) 알고리즘4비트 그레이 코드를 4비트 2진 코드로 변환 하 는 일반적인 알고리즘은 다음과 같다 .1. 4비트 그레이코드를 입력한다.2. ... 하지만 본 과제에서는 최소식을 통한 회로 구성을 요구한다. 따라서 위의 경우와는 달리, 최소식을 이용해 SOP 방식으로 회로를 구성해야 한다.

  리포트 | 4페이지 | 1,000원 | 등록일 2020.05.29 | 수정일 2020.06.05

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  VHDL 설계과제 LINE TRACER

  기 말 프 로 젝 트 보 고 서- VHDL 설계과제 : LINE TRACER -1. ... 프로젝트 고찰3.1 프로젝트 결과에 대한 고찰▶ VHDL를 통한 라인 트레이서 설계 프로젝트를 통하여 VHDL이라는 언어를 이해하고 사용에 익숙해지고 더불어 디지털 논리 회로 설계에 ... 작동을 VHDL을 통해 구현하기가 쉽지가 않았다.

  리포트 | 6페이지 | 5,000원 | 등록일 2012.03.11

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  디지털 논리회로 VHDL 코딩 과제 4bit full adder 설계

  실험목표이번 실험의 목표는 4bit full adder를 VHDL언어로 코딩하여 ModelSim프로그램으로 시뮬레이션하는 것이었다. (단 XOR를 사용하지 않는다.)2. ... (마지막장 그림 참조)이것을 바탕으로 VHDL코딩을 하였다.처음 entity 선언에서 이 방법이 MUX를 이용한 full adder이므로 MUXadder라고 명명하였고, MUXadder의

  리포트 | 16페이지 | 2,000원 | 등록일 2014.10.13 | 수정일 2015.12.07

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  아주대학교 논리회로 설계 과제 1. 7 Segment Decoder vhdl

  처음 과제를 받았을 때는 VHDL에 관해 아무것도 알지 못했고 답답한 마음 뿐 이었다. ... -7 Segment decoder를 이용해 학번을 출력-설계 방식은 if, case, with ~select, when 등을 택해서 설계-Block diagram이나 Structure ... 도서관에서 관련 자료를 대출하고 인터넷을 통해 VHDL에 관하여 알게 되었고 스스로 소스코드를 작성해 보았다. 처음에는 계속 오류가 났고 왜 오류인지도 몰라 계속 헤맸다.

  리포트 | 11페이지 | 1,500원 | 등록일 2013.11.28

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  [토끼] 응용논리_4× 1 MUX를 4가지 구문을 이용하여 VHDL로 설계, 시뮬레이션, 합성 과제 ( IF 문, CASE 문, When~else 문, With~select

  과제: 4× 1 MUX를 다음의 4가지 구문을 이용하여 VHDL로 설계 하고 시뮬레이션, 합성 하여라. ( IF 문, CASE 문, When~else 문, With~select문 ... 이번 과제의 가장 큰 난관 이였는데 이런 식으로 하는 게 일일이 테스트벤치를 짜는 것보다 더 효과적이라고 생각된다. ... VHDL을 처음인지라 컴파일 에러를 잡아내는 데에만 3시간이 걸렸다. 하지만 덕분에 문법의 틀을 확실하게 기억 할 수 있었다.

  리포트 | 17페이지 | 3,000원 | 등록일 2013.01.14 | 수정일 2020.07.13

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  임베디드 IoT 응용실험 - VHDL을 이용한 8-bit ALU

  과제명VHDL을 이용한 8-bit ALU 설계 및 검증과제 목적1. VHDL을 사용하여 논리회로를 기술한다.2. Vivado 환경에서 작업을 한다.3. ... : V - Hardware Description Language상위의 동작 레벨에서부터 하위의 게이트 레벨까지 하드웨어를 기술하고 설계하도록 하는 언어로 초보자도 쉽게 회로 설계를 ... Simulation 되는 VHDL source code를 제출한다.5.

  리포트 | 9페이지 | 3,000원 | 등록일 2022.04.14

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  부경대 전자공학과 디지털시스템설계 과제(수의 정렬)

  [과제 03] 수의 정렬 회로(Sorting Circuit)에 대한 설계[수행 및 제출(1)]수의 정렬회로를 VHDL로 설계하시오.library ieee;use ieee.std_logic

  리포트 | 10페이지 | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(예비) / 2021년도(대면) / A+

  있으므로 VHDL을 사용한 Design은 많은 다른 회사들간의 호환성이 보장된다④ VHDL을이용한 Top-Down 방식의 Design이 가능하여 설계기간이 훨씬 단축되고, 설계자가 ... =4)- 1(참)c. a = (1 > 2)- 0(거짓)(7) In-Lab 실습 1~5 과제들을 Verilog HDL 언어로 코딩하고 simulation 결과를 첨부하시오.a. ... 이는 시장에 적기에 제품을 내 놓을 수 있으며 제품 설계 비용이 줄어들 수 있다는 것을 뜻한다.- 단점: ① VHDL 언어 자체가 복잡하다.

  리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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  서울시립대학교 전전설2 3주차 예비레포트(코딩 성공적, A+, 10점 만점 11점)

  수행 과제(1) Lab 1- 2-input AND Gate의 설계를 bit operators(비트 연산자)를 이용하여 디자인하고, 테스트 벤치를 이용한 시뮬레이션으로 확인 후 장비를 ... 수행 과제 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 8나. ... (simulation 과 동작 검증은 In-lab 에서 실행함)이 과정은 수행 과제에 사진으로 첨부하였다.2.

  리포트 | 15페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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  [인하대 전자기초디지털논리설계]VHDL을 이용한 4bit Full Adder 설계

  전자기초디지털논리설계 10장 과제1. 실습 제목ModelSim을 이용한 VHDL 실습 과제2. ... Adder의 VHDL 소스 코드(주석문 포함)그림 4: 4bit Full Adder 소스 코드: 4 bit fulladder의 설계에서 과제의 조건에 따라 1bit fulladder의 ... 1bit fulladder 설계 시 XOR 연산 사용 금지4.

  리포트 | 4페이지 | 1,500원 | 등록일 2022.03.14

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  부경대 전자공학과 디지털시스템설계 기말1(패리티 검사기)

  [시험과제 04] 패리티 검사기 설계[수행 및 제출(1)]짝수 패리티 비트가 포함된 8비트를 입력받아 오류가 없으면 ‘0’을 출력하고 오류가 발생하면 ‘1’을 출력하는 패리티 검사기를 ... VHDL로 설계하시오.library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity parity_checker

  리포트 | 4페이지 | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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  우선순위인코더

  [개인 시험과제][시험과제 01] 우선순위 인코더(Priority Encoder) 설계[수행 및 제출 (1)]? ... 앞의 진리표중 하나를 이용하여 우선순위 인코더를 VHDL로 설계하시오. [ 단, if ~ end if 구문을 사용 ]library ieee;use ieee.std_logic_1164

  리포트 | 6페이지 | 2,500원 | 등록일 2021.12.15

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  서울시립대학교 전전설2 3주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

  수행 과제(1) Lab 1- 2-input AND Gate의 설계를 bit operators(비트 연산자)를 이용하여 디자인하고, 테스트 벤치를 이용한 시뮬레이션으로 확인 후 장비를 ... 그에 반해 VHDL은 배우고, 프로그래밍 하기에 조금 더 어렵다.하지만 Verilog에는 라이브러리 관리 기능이 없다. ... 수행 과제 ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥ 8나.

  리포트 | 23페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.09.16

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  디지털 시계 실습 vhdl 레포트 (12,60진 카운터)

  시계이론적 배경Vhdl를 이용해 디지털 시계를 구성하기 위해 component 문을 활용하여 설계를 하게 되었다. ... 또한 2x1 MUX를 component로 구성하라는 과제가 있었는데, 그렇게 작았던 것이 이번의 나름 크다면 큰 실습이 된 것이 신기하고, 앞으로 배울 것 중에 작은 것 이라도 후에 ... 의 표현방법중 하나로 구조적 모델링 기법으로 아래와 같은 구조를 한번에 설계하는 것이 아닌 하위에서 설계한 entity를 상위 단계에서 사용함 으로써 대형 설계를 쉽게 할수 있는

  리포트 | 19페이지 | 2,000원 | 등록일 2020.10.05

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  VHDL코드를 이용한 4비트 감가산기 구현

  디지털 시스템 Term project 포트 폴리오설계 과제명Digicom V3.32와 quartusII를 이용한 4비트 감가산기 구현과목명디지털 시스템담당교수ooo 교수님기간-설계 ... 설계 목적- 디지털 시스템 수업시간에 익힌 내용을 이용하여 감가산기의 원리를 이해하고 VHDL code를 작성하여 설계한다. quartus 8.1를 이용하여 Digcom v3.2에 ... 배경디지털 시스템 수업시간에 익힌 내용을 토대로 quartus로써 vhdl code를 작성하여 Digcom v3.2로써 3단스위치와 세그먼트를 이용한 4비트 감가산기를 구현하기로 하였다.설계

  리포트 | 8페이지 | 1,000원 | 등록일 2020.05.19

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  부경대 전자공학과 디지털시스템설계 중간1(인코더)

  [수행 및 제출(2)]앞의 진리표중 하나를 이용하여 우선순위 인코더를 VHDL로 설계하시오. ... [시험과제 01] 우선순위 인코더(Priority Encoder) 설계[수행 및 제출(1)]8x3 우선순위 인코더의 진리표를 작성 및 완성하시오.

  리포트 | 6페이지 | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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  서울시립대 전전설2 Lab-03 예비리포트 (2020 최신)

  Verilog HDL과 VHDL의 장단점을 조사하시오.VHDL은 Top-down(하향식)방식의 디자인이 가능해 설계 기간을 단축시킬 수 있고 놓치기 쉬운 error들을 초기에 검증하여 ... In-Lab 실습 1 ~ 5 과제들을 Verilog HDL 언어로 코딩하고 synthesize - XST까지 실행하시오.3. ... 하나는 미국방성이 주도로 개발한 VHDL이고 다른 하나는 반도체 업계 주도로 개발된 Verilog HDL(Verilog)이다.

  리포트 | 13페이지 | 1,500원 | 등록일 2021.09.10

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  서울시립대 전자전기설계2(전전설2) 3주차 사전보고서

  In-Lab 실습 1~5 과제들을 Verilog HDL 언어로 코딩하고 Synthesize ? ... 2019년 전자전기컴퓨터설계실험23주차 사전보고서1. ... 기반으로 하는 언어, 대소문자를 구분하지 않음, 현장 설계 기능 게이트 어레이 및 집적회로와 같은 디지털 및 혼합 신호 시스템을 설명하기 위해 전자 설계 자동화에 사용되는 언어,

  리포트 | 8페이지 | 1,500원 | 등록일 2019.10.13

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  A+학점인증 디지털시스템설계 과제3 보고서 묵찌빠 게임 State Machine Design(코드, 설명 포함)

  목표- 아래와 같은 조건의 묵찌빠게임을 State machine으로 설계하고 VHDL을 이용하여 구현할 수 있다. ... 2) test bench simulation-첫 번째 12클럭은 과제 PPT를 그대로 구현한 것이다. ... -두 번째 12클럭은 과제 PPT를 Reset이 1인 상태로 구현한 것이다. Reset값이 1이므로 AW와 BW 그리고 Draw가 나타나지 않는다.

  리포트 | 11페이지 | 4,000원 | 등록일 2021.04.07

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  (완전 세세한 정리, 끝판왕) 시립대 전전설2 예비레포트 3주차 Lab03 Introduction to Verilog HDL

  두개의 차이점은 Verilog는 전자 시스템을 모델링하는 데 사용되는 HDL이며 VHDL은 현장 설계 가능 게이트 어레이 및 집적 회로와 같은 디지털 및 혼합 신호 시스템을 설명하기 ... 배경 이론Verilog HDL과 VHDL의 장단점(1) HDL (Hardware Description Language)먼저 Verilog HDL과 VHDL을 포함하는 HDL에 대해서 ... : 3과 4는 다르므로 참, 1이 반환되어 a에 1을 저장한다.a = (1 > 2) : 2는 1보다 크기 때문에 거짓, 0이 반환되어 a에 0을 대입.In-Lab 실습 1 ~ 5 과제들을

  리포트 | 17페이지 | 2,000원 | 등록일 2020.07.27 | 수정일 2020.09.24

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