"counter" 검색결과 1-20 / 4,336건

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  ring counter, jhonson counter 결과레포트

  고찰이번 실험은 nexy4 board과 verilog code를 사용하여 ring counter, jhonson counter를 설계하고 실제로 board에 나타나는 결과를 확인하는 ... 실험이었다. ring counter 와 jhonson counter 카운터의 차이점은 맨 마지막 플립플롭의 출력을 첫 번 째 플립플롭의 입력으로 연결하느냐, 아니면 마지막 플립플롭의 ... 실험 결과-ringcounter code, testbench, simulation그림 2 ringcounter 0001그림 3 ringcounter 0010그림 4 ringcounter

  리포트 | 4페이지 | 2,000원 | 등록일 2022.08.22

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  한양대 counter

  Chapter 1. 실험 목적JK Flip Flop을 포함한 소자들을 이용해 10진 카운터를 설계한 뒤, truth table을 확인한다. 또한, 7-segment를 추가로 연결해 출력되는 결과값을 알아본다.Chapter 2. 관련 이론이번 실험에서는 10진 카운터를 ..

  리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21

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  ring,jhonson counter 예비레포트

  실험 목적-fpga를 통해 ring counter, jhonson counter 시뮬레이션3. ... 최적화는 면적의 초소화, 동작의 도속화를 한다.(6) shift register counter-ring counterring counter는 플립플롭이 피드백 방식으로 직렬로 연결된 ... 회로가 리셋되면, 플립플롭의 출력 중 하나를 제외하고 나머지 모든 출력이 0으로 된다. n-flip-flop ring counter에서, MOD-n counter 가 있다.

  리포트 | 7페이지 | 1,000원 | 등록일 2022.08.21

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  ripple carry counter verilog 프로그래밍

  리포트 | 3페이지 | 2,500원 | 등록일 2021.12.07

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  예비보고서(4) 카운터 counter

  관련이론카운터(counter)는 플립플롭을 이용하여 계수 동작을 하도록 만든 것이다. ... 구체적으로, 카운트-업 (count-up), 카운트-다운 (count-down), 십진, 리플 캐리 (ripple carry), 모듈러스 (modulus) N 카운터 등 각종 비동기식 ... 또 이 카운터의 플립플롭들은CLK가 1에서 0으로 바뀔 때 동작하고 클럭 펄스가 들어오기 전에는 모든 플립플롭들을 0으로 CLR(clear)시켜 둔다.

  리포트 | 11페이지 | 2,000원 | 등록일 2020.10.14

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  VHDL_4_counter, sequence detector, 4way traffic light counter, Soda vending machine

  = 0Y = 0001 = 13) 150ns, clock = falling_edge, Reset = 0Y = 0010 = 24) 200ns, clock = falling_edge, ... Reset = 0Y = 0011 = 35) 250ns, clock = falling_edge, Reset = 0Y = 0100 = 46) 300ns, clock = falling_edge ... 시뮬레이션 결과 및 설명I) 50ns 이하, clock = falling_edge, Reset = 1Y = 0000 = 02) 100ns, clock = falling_edge, Reset

  리포트 | 34페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.04.04

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  베릴로그 1-digit BCD counter 설계

  디지털시스템설계 #5 Report2018. 6. 6 제출실험목적위 그림과 같은 입, 출력값을 가지는 2-digit BCD counter를 설계하는 것이 이번 실험내용.먼저 위의 블록도를 ... @ (posedge clk or negedge rstn) begin//rstn이 0일경우 클럭에 상관없이 무조건 모든값 리셋.if(! ... is automatically maintained// and may be overwritten//{module {bcd}}module bcd ( inc ,dec ,rstn ,clk

  리포트 | 21페이지 | 2,500원 | 등록일 2021.04.09

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  논리회로설계실험 9주차 counter설계

  이때 Single counter와 Up-down counter와 같은 counter들의 modeling 방식을 참고하여 구현할 수 있다. ... counter를 구현하는 것이다. ... counter의 기본 구조이다.

  리포트 | 6페이지 | 3,000원 | 등록일 2023.09.11

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  논리회로설계실험 10주차 up down counter설계

  .3.3) TestbenchTestbench code의 input에는 Moore counter와 Mealy counter 둘 다 reg로 RESET, MODE를 선언하였다. output에는 ... 부분에서는 구현한 두가지의 Moore counter, Mealy counter의 module을 선언하였다.RESET과 MODE의 초기값을 지정하는 부분에서는 Moore과 Mealy ... Moore counter에서는 OUT, STATE, NEXT_STATE를 wire로, Mealy counter에서는 OUT, STATE를 wire로 선언하였다.Module instantiation

  리포트 | 7페이지 | 3,000원 | 등록일 2023.09.11

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  FPGA Board를 이용한 FSM회로의 구현 (up-counter) 결과레포트

  FPGA Board를 이용한 FSM회로의 구현 (up-counter)결과레포트1. 실험 제목1) FPGA Board를 이용한 FSM회로의 구현 (up-counter)2. ... 그에 비해 Verilog HDL과 FPGA를 이용해 카운터를 설계할 때는 count = count + 1; 과 같이 간단한 코드로 논리를 만들 수 있어서 간편했다. ... 모듈 코드에서 if(reset==1) count=4’b0000; 코드를 always문 밖에 작성하면 비동기 초기화를 할 수 있을 것으로 생각된다.

  리포트 | 2페이지 | 1,000원 | 등록일 2022.11.06

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  FPGA Board를 이용한 FSM회로의 구현 (up-counter) 예비레포트

  FPGA Board를 이용한 FSM회로의 구현 (up-counter)예비레포트1. 실험 제목1) FPGA Board를 이용한 FSM회로의 구현 (up-counter)2. ... Vivado Simulation Resultmodule codetestbench codesimulation waveform6.

  리포트 | 5페이지 | 1,000원 | 등록일 2022.11.06

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  십진 계수기 (BCD counter) 결과보고서 A+ 레포트

  ∘ 오차 및 토의- 이번 실험에서 10진 계수기의 작동 원리를 알아보고 그 특성을 살펴보았다. 계수기에서 1001에서 1010으로 넘어갈 때 NAND gate에 입력 신호가 0, 0이 들어가므로 1이 출력된다. 따라서 CLEAR에 신호가 들어가고 계수기는 0000이 출..

  리포트 | 4페이지 | 2,000원 | 등록일 2023.11.15

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  인하대 fpga 4주차 latch, FF, counter보고서

  FPGA 4주차 보고서Gated D latchD_ Flip-flopRTL MAPtest_bench4bit-up counterRTL MAPtest bench4bit down counterRTL

  리포트 | 14페이지 | 3,000원 | 등록일 2020.07.07

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  기초실험1 7 segment counter 결과보고서(틴커캐드)

  그래서 저항(145옴)을 통해 전류의 양을 조절했다.2. counter(1) 4 bit decade counter: 4bit decade counter를 이용해 입력되는 값이 0000부터 ... 다음 실험은 counter를 이용해 입력되는 비트 수는 4이지만 출력은 0000부터 1001까지 변하는 counter를 구현하는 실험이었다. ... 상태가 바뀌는 조건은 clock가 1->0으로 떨어지는 그 시점에만 해당한다.(2) 7 segment-decade counter: 7 segment와 decade counter를 연결해

  리포트 | 8페이지 | 1,000원 | 등록일 2023.03.12 | 수정일 2023.11.29

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  기초전자설계및실험 예비보고서 Mod N counter

  실험 제목: Mod N counter조: 이름: 학번:실험에 관련된 이론2.1 동기/비동기 카운터비동기식 카운터(리플 카운터)- 클록펄스에 모든 플립플롭이 동기화되지 않으며 동작함- ... 확인한다.CLKQ3Q2Q1Q00100111001010001100000111101110011010110001011010100100101000001110011000101001000001100010000010000CLKQ3Q2Q1Q00000010000000011000100010100100001110011001001010000101101010011010110001111011101000110000100111001참고문헌1. http://www.ktword.co.kr

  리포트 | 8페이지 | 1,000원 | 등록일 2019.09.29 | 수정일 2019.09.30

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  실험7 십진 계수기 (BCD counter) 결과보고서 A+ 레포트

  마지막 실험은 TTL IC 7490을 사용하여 counter의 응용을 실험해보는 것이었다.

  리포트 | 4페이지 | 2,000원 | 등록일 2023.11.15

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  VHDL 실습 (D-FF, JK-FF, 8-bit counter) 예비

  VHDL 실습(D-FF, JK-FF, 8-bit counter) 예비보고서가. ... 그렇지 않을 경우 LD 입력이 유효하면 위쪽 AND 게이트가 데이터입력 A,B,C 와 D를 멀티플렉서의 출력쪽으로 전달한다. ... 그림 4-5(a)에서 NOR 게이트로 구성된 RS 플립플롭을 이용하여 구성한 JK플립플롭을 나타내었다.JK 플립플롭의 동작을 기능표로 나타내면 그림 4-5(c)와 같다.

  리포트 | 5페이지 | 1,000원 | 등록일 2021.01.06

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  열교환기 실험 보고서 - Parallel pipe, Shell and tube (Parallel/counter)

  Parallel pipe heat exchanger (Aluminum-parallel flow)[실험 2]: Parallel pipe heat exchanger (Aluminum-counter ... : Shell and tube heat exchanger (Copper-parallel flow)[실험 4]: Shell and tube heat exchanger (Copper-counter ... 켜둔다.② 처음에 밸브가 모두 잠겨있는지 확인한 뒤, 실험 1~4 각각의 경우에 해당하는 밸브를 열어준다.③ 단위조작 장치 전원을 켠다(AC on).④ Three-way valve를 counter

  리포트 | 11페이지 | 2,500원 | 등록일 2024.04.19

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  (logisim)mod-8counter를 이용한 잭팟 논리회로&보고서

  "(logisim)mod-8counter를 이용한 잭팟 논리회로&보고서"에 대한 내용입니다.

  리포트 | 1,500원 | 등록일 2019.11.10

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  중앙대 아날로그 및 디지털 회로 설계 실습 3학년 2학기 카운터설계(counter) 예비

  카운터의 회로도를 그린다. 2의 경우와 마찬가지로 버튼 입력에 따라 카운트가 증가하도록 설계한다10 _{(10)} =1010 _{(2)}이므로,1010 _{(2)}가 되는 경우에 clear시키기

  리포트 | 5페이지 | 1,500원 | 등록일 2020.12.23

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