"verilog up down" 검색결과 1-20 / 76건

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  verilog를 이용한 up/down 카운터 설계

  Verilog를 이용한 Up Down Counter 설계 및 Test Bench(1) xilnx 를 이용하여 Up Down couter 설계(2) Test Bench 작성0 -> F ... 1으로 입력 counting이 up되는것을 볼 수 있다.* 210ns에서 UP입력신호를 0으로 보내줌으로 Counting down 시키는 동작을 보여준다.또한 couting이 F출력이후 ... 다시 0에서 3으로 카운팅 되느것을 확인후 counting down* counting down 되는것을 확인 F동작에서 reset신호로 reset신호가 제대로 동작되는가를 확인.

  리포트 | 2페이지 | 1,000원 | 등록일 2010.11.11

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  [Flowrian] BCD/Decade Up/Down Counter (TTL 74192) 회로의 Verilog 설계 및 검증

  동작 사양- 본 회로는 0~9 사이의 값을 4 비트 이진수로 출력하는데 증가하는 방향으로 혹은 감소하는 방향으로 카운팅하는 카운터 회로 (TTL 74192) 이다. 다른 카운터와 다른 특징은 카운팅 증가와 감소 클럭이 별개로 사용된다는 점이다.- 본 회로의 몇가지 특징..

  리포트 | 9페이지 | 1,000원 | 등록일 2012.10.02

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  [Flowrian] 4 Bit Binary Up/Down Counter (TTL 74193) 회로의 Verilog 설계 및 검증

  동작사양본 회로는 4비트 이진수를 증가하는 방향으로 혹은 감소하는 방향으로 카운팅하는 카운터회로이다. 다른 카운터와 다른 특징은 카운팅 증가와 감소 클럭이 별개로 사용된다는 점이다.본 회로의 몇가지 특징을 요약하면 다음과 같다.리셋 단자 CLR은 비동기 리셋이다.증가하..

  리포트 | 9페이지 | 1,000원 | 등록일 2012.09.29

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  논리회로설계실험 10주차 up down counter설계

  S0부터 S7까지 총 8개의 state가 필요할 것이므로 3-bit의 state가 필요하고, output도 마찬가지로 3-bit가 필요할 것이다.3) Verilog Implementations ... (코드 실행)3.1) Moore machineMoore-machine style로 3-bit up-down counter를 구현한 코드는 위와 같다. ... 1) Objective of the Experiment(실험 목적)이번 실습에서는 3-bit up-down counter를 Moore machine, Mealy machine으로 구현한다

  리포트 | 7페이지 | 3,000원 | 등록일 2023.09.11

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  업다운 카운터 verilog 설계

  코드 기술counter.vtb_counter.vmodule counter(clk,reset,up_down,cnt_out);input clk,reset,up_down;output[3 ... BCD 카운터는 0에서 9까지 카운트하므로 앞에서 설계한 Up_down 카운터와 마찬가지로 10개의 상태를 정의하고, 클럭의 상승 에지에서 1씩 증가하도록 한다. ... 이 실습을 통해서는 상태 천이를 위한 여러 가지 조건을 순차회로에 적용하는 방법에 대해 알아본다.실습 내용실습결과Verilog설계-BCD 동기식 카운터의 상태도- BCD 가산기의 Verilog

  리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(예비) / 2021년도(대면) / A+

  이들은 이제까지 Bottom-Up 방식의 System 설계에 익숙해져 있기 때문이다.⑤ VHDL Code를 회로합성 (Logic Synthesis)해 보면, 생성된 회로는 상당히 난해하고 ... System을 제안했음에도 많은 S/W 판매사들은 각각의 Logic Value Systme을 작고 있어서 그 Value들을 설계자는 잘 이해하여야 한다.④ VHDL을 사용한 Top-Down ... VHDL은 미국 정부나 IEEE, 그리고 대부분의 미국 EDA업계의 지지를 받고 있으므로 VHDL을 사용한 Design은 많은 다른 회사들간의 호환성이 보장된다④ VHDL을이용한 Top-Down

  리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab08(결과) / 2021년도(대면) / A+

  실험의 목적Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 실험하며 그의 controller를 설계한다. ... Conclusion- Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 설계 및 실험할 수 있다. ... counter 로직으로, up/down mode, reset, data load의 기능을 포함하며, [실습 5]에서 작성한 코드를 module instantiation으로 사용해

  리포트 | 17페이지 | 2,000원 | 등록일 2022.07.16

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  서울시립대 전전설2 Lab-08 예비리포트 (2020 최신)

  실험목적verilog HDL 언어를 사용해 7-segment, piezo 등 주변 장치를 제어하는 실험을 한다. ... 클럭으로 mode change- count up은 button SW1, down은 button SW2- parallel load data (-128~127): bus SW 1~8을 ... counter의 출력값을 FND Array에 표시하시오.- 입력: 1Hz의 Count clock- resetn: 0으로 초기화(비동기)- Up/down mode change: 1kHz

  리포트 | 17페이지 | 1,500원 | 등록일 2021.09.10

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  (완전 세세한 정리, 끝판왕) 시립대 전전설2 8주차 Lab08 예비 레포트 7-segment and Piezo Control, 전자전기컴퓨터설계실험2,

  decimal 로 변환하여 FND array에 -128 ~ 127 로 표현하는 모듈설계 조건*코드가 자꾸 WARNING이 떠서 시뮬레이션을 확인할 수 없었다.code(6) 실습64-bit up-down ... 실험 목적본 실험에서는 Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 직접 설계하고 실험하여 실제 어떻게 응용되어 사용될 수 있는지 ... 실험 장치Combo box, Xilinx program, laptop4.

  리포트 | 18페이지 | 2,000원 | 등록일 2020.07.28 | 수정일 2020.09.24

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  [서울시립대] A+ 전자전기컴퓨터설계2(mealy,moore,코드포함) 7주차예비레포트

  → 255 → 0 → 1 → …Down: 2 → 1 → 0 → 255 → 254 → …=> MODULE=> VERILOG CODE=>SIMULATION(case1) 아래에 보면 down을 ... /Down: External DIP Switch 1 (High→Up / Low→Down)Output : LED 1~8 (Modulo 256)Up: 0 → 1 → 2 → … → 254 ... /down counter with synchronous reset-.

  리포트 | 14페이지 | 1,000원 | 등록일 2021.12.30

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  Verilog UpDown Game 프로젝트 결과 보고서

  주제 및 목표① 비교 연산과 RAM을 이용하여 UP/DOWN 게임 설계한다.② UP/DOWN GAME 이란 Player1이 입력한 숫자(정답)를 Player2가 맞추는 게임이다.2. ... 디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 프로젝트 결과보고서디지털 시스템 설계 및 실험 2019 전기전자공학부이름 :학번 :제목UP&DOWN GAME프로젝트1 ... , 작으면 DOWN, 맞으면 SUCCESS를 LCD로 출력한다.⑤ 1Digit-Segment 에 입력되고 있는 값이 출력되도록 설계한다.3.

  리포트 | 8페이지 | 1,500원 | 등록일 2020.04.23

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab08(예비) / 2021년도(대면) / A+

  [실습 6] 4-bit up-down counter의 출력 값을 FND Array에 표시하시오.Source codeTestbenchPin testbench 시뮬레이션 결과4. ... 실험의 목적Verilog HDL 언어를 사용하여 7-segment, Piezo 등 주변 디지털 장치 제어를 실험하며 그의 controller를 설계한다. ... HBE-COMBO II – SE Verilog HDL 실습 Verilog HDL 문법

  리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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  시립대 전전설2 Velilog 예비리포트 7주차

  Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록실험 ... 표현되는 식을 만드는 것이다.(4) Serial I/O code converter(5) 74LS193A counter< 74LS193의 Datasheet (Pin배열) >VCC : 전원을 ... Output이 0이 된다.< Output >, : A, B, C, D를 Count하고 난 후의 결과값 (Output) 이다.BORROW : DownCounter에서 마지막 수까지 Down을

  리포트 | 17페이지 | 1,000원 | 등록일 2021.04.16

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  시립대_전전설2_Velilog_예비리포트_7주차

  Verilog HDL 실습 7주차예비리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록1 ... 이 때 빌려오는 수를 Borrow라 한다.CARRY : UpCounter에서 마지막 수까지 Up을 한 후에는 다시 가장 작은 수로 돌아가게 되는데 이 때 올림수가 생기게 된다. ... 표현되는 식을 만드는 것이다.(4) Serial I/O code converter(5) 74LS193A counter< 74LS193의 Datasheet (Pin배열) >VCC : 전원을

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11 | 수정일 2022.04.21

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  캡스톤 발표 자료

  : Acess : Pull down =1:2:2 WSNMPROCESS 04 Hybrid GAA FET Ratio 1/2/2 Vdd =0.6 Hybrid GAA QQ Plot Hybrid ... the unavailability of accurate analytical models for DGTFET, we first implement a lookup table-based Verilog ... TFETVoltage scaling PROCESS 04 Vdd SigmaHybrid GAA(RSNM, WSNM) Vdd = 0.6V PROCESS 04 RSNM Optimum ratio Pull up

  리포트 | 17페이지 | 10,000원 | 등록일 2023.06.22

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab06(결과) / 2021년도(대면) / A+

  , mode=0: down- load 기능(동기식): 입력 4비트(Bus SW1~4), 로드 버튼: Button SW1Source codeTestbentchPin testbench ... 비동기 active-low reset 기능- enable 신호(Bus SW7) : en=1이면 계수기 동작, en=0이면 멈춤- mode 신호(Bus SW8) : mode=1: up ... 실험의 목적Verilog HDL 언어를 사용하여 Sequential Logic을 설계 및 실험(Flip-Flop, Register, SIPO 등)하고, 설계한 로직을 시뮬레이션하기

  리포트 | 18페이지 | 2,000원 | 등록일 2022.07.16

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  시립대 전전설2 Velilog 결과리포트 6주차

  / Q = 1000DATA_IN = 1, CLK = DOWN / Q = 1000DATA_IN = 1, CLK = UP / Q = 11002) Serial-Input/Parallel-Output ... Verilog HDL 실습 6주차 결과 리포트Major전자전기컴퓨터공학부Subject전자전기컴퓨터설계실험2ProfessorStudent ID NumberNamesubmit date목록1 ... 0]= ABCD일 때 회로를 거치면 ABCD a OABC로 변하는 회로이다.- 핀 설정결과DATA_IN = 1, CLK = 0 / Q = 0000DATA_IN = 1, CLK = UP

  리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11

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  논리회로설계실험 9주차 counter설계

  이때 Single counter와 Up-down counter와 같은 counter들의 modeling 방식을 참고하여 구현할 수 있다. ... 이를 이용하면 structural modeling을 이용하여 ripple counter를 쉽게 구현할 수 있다.3) Verilog Implementations(코드 실행)3.1) Fixing

  리포트 | 6페이지 | 3,000원 | 등록일 2023.09.11

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  전기전자기초실험 Flip-flop and Counter Design 결과레포트 (영어)

  /down preset counterFor up counting, we set the variable u_d=1 in the waveform of 4-bit up/down counter ... Then up/down preset counter operated as up counter, preset value was going to be 0000. ... J-K Flip-fop1) Verilog HDL source codemodule JK(J, K, reset, clk, Q, QN); //module JK flip-flopinput

  리포트 | 8페이지 | 1,000원 | 등록일 2017.12.01

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  실험2 제09주 Lab07 Post FSM

  description of Lab 2 (8-bit Up/Down Counter)< 8-bit Up/Down Counter Verilog Code >< Pin Number >< Verilog ... Lab 2에서는 8-bit Up/Down Counter를 Verilog Code로 작성하여 설계, 제작하였다. 마찬가지로 Edge-triggered 원리를 이용했다. ... /Down Counter일반적으로 Up/Down Counter는 Sequential Circuit의 대표적인 예이다.

  리포트 | 15페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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