"논리설계실험" 검색결과 241-260 / 7,289건

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  디지털 실험 5장(논리회로 간소화) 결과보고서

  실험목적- BCD – 부당한 코드 탐지기의 진리표를 나타낸다.- 논리식을 간략화하기 위해서 카노맵을 이용한다.- 간략화된 논리식을 실행하는 회로를 설계하고 실험한다.2. ... 실험 5장 논리회로 간소화1. ... RTL 집적 회로는 회로가 생산된 1961년 부터 설계되어 1966년에 처음 가동된 Hyperlink "https://ko.wikipedia.org/w/index.php?

  리포트 | 7페이지 | 3,000원 | 등록일 2019.12.17

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  전자전기컴퓨터설계실험2(전전설2) (1) TTL Gates Lab on Breadboard

  TTL Gates Lab on Breadboardpost-lab reportTTL Gates Lab on Breadboard(1주차)post-lab report과목명전자전기컴퓨터설계실험2담당 ... 전자 계산기가 발명된 당시에는 진공관에 의해서 구성되었고 현재는 집적 회로로 설계되어서 다양한 기능을 가지는 것이다. ... 실험 목적논리 연산 OR, XOR에 대해 알아보고 OR 게이트와 XOR 게이트의 작동을 확인한 후 이를 이용하여 반가산기와 전가산기를 제작한다.2. 실험 이론2.1.

  리포트 | 19페이지 | 2,000원 | 등록일 2019.10.06 | 수정일 2021.04.29

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  서강대학교 21년도 디지털논리회로실험 4주차 결과레포트 (A+자료) - Multiplexer, Tri-State, Exclusive-OR gate

  디지털논리회로실험 4주차 실험 보고서목적-Multiplexer의 동작원리와 활용방법을 이해한다.-Three-state 소자의 동작원리와 활용방법을 이해한다. ... (설계 연습문제)STEP 16:그림16-1그림16-1은 4-channels의 데이터를 mux와 demux를 이용해 전달하는 체계를 보여준다. ... 이는 lab2 실험의 step6 실험에서 보았듯이, 아무것도 연결되지 않은 상태의 출력과 같은 모습이다.다음에는 DIO1을 low로 두고 DIO0를 변경해보았다.그림2-3 DIO0=

  리포트 | 35페이지 | 2,000원 | 등록일 2022.09.18

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  서강대학교 21년도 디지털논리회로실험 8주차 결과레포트 (A+자료) - Shift Register, Multiplier, 4-digit 7-segment display

  디지털논리회로실험 8주차 실험 보고서목적-Shift registers의 구조와 동작원리를 이해한다. ... -Multiplier 설계를 통해 shift register의 활용방법을 익힌다.-4-digit 4-segment display의 구동원리를 이해하고 활용을 위한 회로를 설계한다.이론2 ... 그렇다면 곱셈의 과정은 LP/MPLY의 LSB와 MCND를 논리적으로 곱한 값과 HP를 곱해서 5-bit F(4:0)를 연산한 후에, F(4:1)은 HP로 load시키고, F(0)는

  리포트 | 33페이지 | 2,000원 | 등록일 2022.09.18

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  6장 가산기와 ALU 그리고 조합논리회로 응용 예비

  반가산기와 전가산기의 설계를 통해 조합논리회로의 설계방법을 공부한다.다. 상용 ALU(산술논리 연산장치)의 기능을 이해한다.라. ... 디지털공학실험 ? 6장, 가산기와 ALU 조합논리회로 응용 예비보고서1. 실험목적가. 반가산기와 전가산기의 원리를 이해한다.나. ... 상용화된 4비트 ALU를 이용하야 두 수의 가감산을 실험함으로써 ALU의 동작과 응용을 확인한다.2. 이론가.

  리포트 | 9페이지 | 1,000원 | 등록일 2021.01.06

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  서강대학교 21년도 디지털논리회로실험 6주차 결과레포트 (A+자료) - Flip-flop, Registers

  디지털논리회로실험 6주차 실험 보고서목적- Flip-flop의 종류를 파악하고 각각의 동작원리를 이해한다. ... 따라서 sequential circuit을 설계하고 작동시킬 때, propagation delay를 반드시 고려해야 할 것이다.3)D latch에서 setup time이란, CLK가 ... 포함하고 있다면, setup, hold time을 지키지 않았을 경우에 출력을 예측할 수 없게 될 것이고, 원하는 대로 동작하지 못할 것이다.따라서 sequential circuit을 설계하고

  리포트 | 20페이지 | 2,000원 | 등록일 2022.09.18

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  [A+보장]한양대에리카A+맞은 레포트,논리회로설게및실험,Decoder & 7-segments 실험

  실험 목적74LS47 소자를 이용하여 7-segment 시스템을 표현할 수 있다.Chapter 2. 관련 이론1.

  리포트 | 7페이지 | 2,500원 | 등록일 2024.05.21

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  [A+보장]한양대에리카A+맞은 레포트,논리회로설게및실험,MUX & DEMUX

  실험 목적MUX와 DEMUX의 원리를 확인 할 수 있다. Chapter 2. 관련 이론1. ... Multiplexer(MUX)먹스는 여러 개의 회로에서 입력된 신호 중에서 어느 한 입력신호를 선택해 출력회로를 전달해주는 기능을 수행하는 데이터 선택 논리회로이다.

  리포트 | 9페이지 | 2,500원 | 등록일 2024.05.21

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  [A+보장]한양대에리카A+맞은 레포트,논리회로설게및실험,Latches & Flip-Flops

  실험 목적반도체 소자를 통해서 Latches를 포함한 Flip Flop들의 정의에 대해서 알 수 있다. Chapter 2. 관련 이론1.

  리포트 | 11페이지 | 2,500원 | 등록일 2024.05.21

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  비교기, 보수기, 패리티 검사기 설계

  전등이 on 되었을 때 출력을 High, off 되었을 때 출력을 Low라고 할 때 이 조건을 만족시키는 논리 회로도를 설계하시오.위의 그림처럼 나온다.② 선택형 XOR/XNOR Gate ... 실험 목적XOR Gate의 사용법과 기본논리 동작을 이해하고 실험을 통해 동작 특성(진리표)을 확인한다.XOR Gate를 이용하여 비교기, 보수기, 패리티 검사기를 구성할 수 있다.실험 ... ‘배타적 논리합’이라고도 부르고 입력이 같으면 출력은 Low(0)이고 다르면 High(1)인 Gate이다.XOR Gate로 입력값을 2개를 주고 출력되는 X값을 진리표로 나타낸다.입력

  리포트 | 19페이지 | 1,500원 | 등록일 2020.11.15 | 수정일 2022.04.23

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  서강대학교 21년도 디지털논리회로실험 프로젝트 3단계 보고서 (A+자료)

  디지털논리회로실험 프로젝트 보고서 – 가위바위보 게임(3단계)1. ... 우선 아래는 state machine을 설계하기 위해 그린 state diagram이다.가위바위보 게임의 동작은 4가지로 나눌 수 있는데, IDLE, up_rolling, flash ... ControlUnit 모듈ControlUnit_RPS의 입출력 모듈ControlUnit_RPS 모듈은 lab7에서 state machine을 설계한 것과 마찬가지로 RPS_sm과 RPS_Irdec

  리포트 | 26페이지 | 3,000원 | 등록일 2022.09.18

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  한양대 counter

  실험 목적JK Flip Flop을 포함한 소자들을 이용해 10진 카운터를 설계한 뒤, truth table을 확인한다. ... 관련 이론이번 실험에서는 10진 카운터를 다양한 소자들을 사용해 설계하는 실험이다.주어진 소자들 중 74LS112 소자는 JK Flip-Flop에 해당하는 소자이다.JK Flip Flop은

  리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21

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  한양대 Latches & Flip-Flops

  실험 목적소자와 Latches를 활용하여 Flip-Flop을 설계해본다. 또한 BreadBoard에 출력되는 결과를 확인해 결과지에 기록한다.Chapter 2.

  리포트 | 6페이지 | 2,000원 | 등록일 2023.03.21

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  한양대 Verilog HDL 1

  실험 목적Verilog HDL과 VHDL의 차이를 파악한다. ... FPGA나 집적 회로 등의 전자공학 회로를 설계하는 언어로, 회로도를 작성하는 대신 언어적인 형태로 전자 회로의 기능을 구성할 수 있다. ... HDL의 기본적인 시작 방법과 프로젝트 생성 후 값 설정하기, gate 연결하기 등과 같은 기본적인 요소를 숙지하고 추후 다양한 기능들로 원하는 회로를 구성해 응용해볼 수 있는 실험

  리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21

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  한양대 Verilog HDL 3

  Kit가 바뀌는 Verilog를 설계하고 실행해본다.Chapter 2. ... 이번 실험에서는 always문을 사용하므로 Non-blocking을 사용한다. ... 실험 목적Verilog 문법 중 Blocking, Non Blocking의 개념에 대해 이해한다. 7-segment decoder 을 이용해 60초 기준으로 1초마다 FPGA starter

  리포트 | 7페이지 | 2,000원 | 등록일 2023.03.21

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  한양대 Verilog HDL 2

  실험 목적Verilog HDL 1 실험 시간에서 배운 기초적인 Verilog 사용법을 응용하는 시간을 가진다. ... Half Adder과 Full Adder, sequential circuit인 D Flip-Flop과 SR Flip-Flop을 Verilog 로 표현하는 실험이다.Chapter 2.

  리포트 | 9페이지 | 2,000원 | 등록일 2023.03.21

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  한양대 Register

  실험 목적소자들을 이용해 기본 레지스터와 시프트 레지스터를 설계한 뒤, timing diagram을 확인한다.

  리포트 | 5페이지 | 2,000원 | 등록일 2023.03.21

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  한양대 MUX & DEMUX

  실험 목적Multiplexer와 Demultiplexer의 원리를 이해한다.

  리포트 | 4페이지 | 2,000원 | 등록일 2023.03.21

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  [디지털 시스템 실험] 최종 프로젝트 A+ 소스코드+보고서

  리포트 | 13페이지 | 5,000원 | 등록일 2022.12.24

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  디지털 논리 회로 실험 레포트 [AND OR 게이트의 이용]

  이 스위치 회로는 새로운 정책이 통과되었을 때, 불이 켜지도록 설계되어 있다. 4개의 입력과 하나의 LED 출력을 가지는 논리 회로를 설계해라.Ⅲ. 준비물1. ... 따라서 효율적인 회로 설계를 위해ABC+CD를 NAND gate로 표현한 논리 회로를 바탕으로 회로를 구현한다.Ⅴ. ... 디지털 논리 설계프로젝트 1 레포트Ⅰ. 목표불대수와 진리표, 카르노맵 등을 이용하여 주어진 문제를 간소화하고 이를 브레드 보드를 이용하여 구현한다.

  리포트 | 9페이지 | 1,000원 | 등록일 2020.01.03

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