"논리설계실험" 검색결과 161-180 / 7,337건

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  논리회로설계실험_4조_실험일(080401)_보고서

  Half - adderlibrary IEEE; use IEEE.std_logic_1164.all; entity half_adder is port(x,y:in std_logic; s,c:out std_logic); ..

  리포트 | 6페이지 | 1,000원 | 등록일 2011.11.19

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  준실험설계의 기본논리와 장단점

  행정학과 4학년 정책평가론 E형 준실험의 기본논리와 장·단점을 설명하시오.Ⅰ.준실험설계의 기본논리1.준 실험적 방법의 의의와 기본논리1)준 실험적 방법 의의실험적 방법에서와 같은 통제된 ... ③다양한 변수를 추가하는 방법이 사용될 수 있다.2)준 실험적 방법 기본논리실험집단과 통제집단으로 나누고 실험집단에게는 일정한 처. ... 준실험적 방법은 실험적 방법과 같은 평가설계 조건을 충족시키지 못하지만 실험적 방법에 준하는 방법론적 엄밀성과 현실적 실현 가능성을 지닌 평가설계방법을 말한다.

  리포트 | 6페이지 | 2,000원 | 등록일 2010.03.23

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  기본 논리 게이트 설계 실험

  .※ 각 논리 게이트의 실험 결과를 표로 정리하면 다음과 같다.< 표 7 - 3 >ABA ? ... 실제의 사용에서 AND, OR 게이트보다 NAND, NOR게이트가 더 많이 사용되는 이유에 대하여 조사하시오.- 실제의 논리 회로의 설계에서는 AND나 OR보다 NAND나 NOR가 ... 이번 실험에서는 기본적으로 5V를 걸어주었다. 그래서 5V가 걸린 곳은 1, 안 걸린 곳은 0으로 보았다. 1일 때는 전류가 흐르고, 0일 때는 전류가 흐르지 않는다.

  리포트 | 6페이지 | 1,500원 | 등록일 2007.10.11

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  논리회로설계실험 D-FF , 8bit Register 설계

  1)D-FF 설계 library IEEE;use IEEE.std_logic_1164.all;entity dff isport( d, clk : in std_logic;sim:/tb_dff

  리포트 | 4페이지 | 3,000원 | 등록일 2010.12.22

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  논리설계실험 chap03 mux설계

  구현 설계- Case 구문만으로 8x1 MUX 구현 설계- If-then-else 구문으로 8x1 MUX 구현 설계Simulator 과정 중에 생기는 오류를 분석하고 수정하여 올바른 ... IntroductionMultiplexer의 역할을 이해하고 설계한다.- Case 구문을 이용하여 2x1의 MUX를 설계- 2x1을 이용하여 7개의 MUX를 이용하여 8x1 MUX ... 8x1 MUX를 설계했을 때 8개 중 어떤 정보를 output으로 내보냈는지 알아내기 위해서 최소한 8가지를 모두 표현해주는 3bit 이상이 되어야 할 것이다.

  리포트 | 16페이지 | 1,000원 | 등록일 2008.10.26

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  논리회로) 자판기를 제어하는 조합 논리회로설계 (Pro_VSM 시뮬, 진리표, 실험사진)

  실험 제목 : 자판기를 제어하는 조합 논리회로설계2. 실험 목적 : 조합 논리회로를 이용해서 음료수 자판기를 직접 설계한다.3. ... 실험 내용 600원 짜리와 700원 짜리 음료수를 판매하는 자판기이다. 이 자판기는 100원 짜리 동전 7개와 500원 짜리 동전 1개를 각각 입력 받을 수 있다.

  리포트 | 1페이지 | 1,500원 | 등록일 2013.06.09

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  논리회로 설계실험 농구전광판

  BASKETBALL_DATA모듈을 설계하는 것은 단순히 데이터를 조작하는 것이므로 그다지 어렵지 않았다. 하지만 문제가 되는 것은 스위치를 눌렀을 때였다.

  리포트 | 24페이지 | 2,000원 | 등록일 2009.07.10

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  논리회로 설계실험 shift register

  Shift register 설계1. ... Introduction1)Flip-Flop에 대해 이해한다.2)VHDL 언어를 통해 shift register를 설계 할 수 있다.3)shift register에 쓰이는 DFF를 이해한다

  리포트 | 9페이지 | 1,000원 | 등록일 2009.07.10

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  기초실험및설계 : 기본 논리 게이트 예비보고서

  실험목표디지털 소자인 게이트의 종류와 역할에 대해 알아본다.게이트로 회로를 구성해보고 동작을 확인한다.2. ... 첫 번째 실험에서 AND 연산을 할 때, 한 입력 노드는 VDD에 직접 연결되어 항상 High이다. ... 실험이론1) Digital SystemDiscrete value를 다루는 디지털 시스템은 Continuous value를 다루는 아날로그 시스템에 비해 정확도와 신뢰도가 높기 때문에

  리포트 | 3페이지 | 1,000원 | 등록일 2011.12.28

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  아주대 논리회로실험 설계 8by8 multiplier 결과보고서

  논리회로실험 결과보고서논리회로 실험 설계1. ... 이러한 상황을 피하기 위해 IEEE 대분분 설계자들의 필요를 만족하는 9개의 값 논리 시스템과 한께 1164 표준 논리 패키지를 개발하였다. ... 실험 진행상황 요약 설명1) 1주차- 설계 주제 소개- 평가 방법 소개여러 알고리즘을 조사하여 각각의 알고리즘을 분석하여 곱셈기를 설계하고 구현하는 것을 최우선으로 평가한다.부스 알고리즘을

  리포트 | 18페이지 | 1,000원 | 등록일 2013.11.29

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  기초실험및설계 : 기본 논리 게이트 결과보고서

  실험이다. ... 경우, NAND 게이트를 구현하고 LED로 NAND 게이트의 동작 여부를 확인하는 실험이다. ... 실험내용1) 입력 노드 전압에 따른 AND 게이트 동작 확인파워서플라이로 회로에 전압을 인가할 때, AND 게이트의 두 입력 노드 중 A에는 OUT3을 이용하여 항상 5V를 인가하고

  리포트 | 2페이지 | 1,000원 | 등록일 2011.12.28

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  논리 회로 설계 및 실험 디지털 시계 기말과제

  논리 회로 설계 및 실험기말 과제[Digital Watch]INDEXSession1. (Introduction)The name of this project (과제 이름)Why? ... 막연히 쉽게 지나치는 시계를 이번 1학기 중에 배운 실험을 통해 배운 것들 활용해 나의 기량을 향상 시킬 수 있을 것이라고 생각 하였다.카운터를 이용해 설계할 수 있는 가장 기본이자 ... 대표적인 순차논리회로의 하나이다.

  리포트 | 15페이지 | 1,000원 | 등록일 2010.10.19

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  [논리회로실험설계] 한 자리 십진수 가산기

  결과 및 고찰마지막으로 논리 회로 실험에서 하는 프로젝트이 주어진 3개의 설계 중 7세그먼트를 기본 소자를 이용하여 디코더를 제작한 뒤 그 출력 값들을 이용해 7-세그먼트를 구현 해보는 ... 설계, 7483 Full Adder를 이용하여 4비트 가산기 두 개로 가산 합을 BCD 코드로 나타내는 설계와 김성호 교수님 수업의 텀 프로젝트를 실험에서 직접 구현 해 보는 실험이였다 ... 9보다 큰 경우만 고려→논리회로교재(Marcovitz)계산 결과 값 출력 →Probe로 출력 또는 설계1 결과 이용한 출력2.

  리포트 | 14페이지 | 2,000원 | 등록일 2011.07.14

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  [정책평가론] 준실험설계의 기본논리와 장·단점

  이어지는 부분에서는 준실험설계를 중점으로 하여 첫째, 준실험설계의 기본논리를 알아보고 둘째, 준실험설계의 장?단점에 대하여 설명해보겠다.Ⅱ. 준실험설계의 기본논리1. ... 정책효과의 추정논리준실험설계에서는 정책효과를 비실험의 경우와 같이 단순하게 실험집단의 실험 후 측정치에서 비교집단의 실험 후 측정치를 뺀 것으로 추정하지 않고 실험집단과 비교집단의 ... 정치적,사회적,윤리적 측면에서 실제로는 적용되기 어려운 경우가 많은데 비해서 준실험설계는 이러한 문제를 완화시킬 수 있기 때문에 사회 실험의 논리를 어느 정도 따르면서 쉽게 수행할

  리포트 | 5페이지 | 2,000원 | 등록일 2010.10.15

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  논리설계실험 chap02 가산기설계

  Introduction단일 논리게이트 조합으로 이루어진 복합 회로(감/가산기)를 설계해본다.- XOR, AND, OR 게이트 이용- 감산기, 가산기 등의 산술 연산기 설계COMPONENT를 ... 이용하여 설계해본다.- component 선언- component의 형식이름과 실제이름을 결합시킴Simulator 과정 중에 생기는 오류를 분석하고 수정하여 올바른 결과 값을 얻는다 ... 를 직접 작성하여 Simulator로 입, 출력 signal을 확인Problem Statement4-bit Full adder/subtractor Cont`d (4비트 가/감산기 설계

  리포트 | 8페이지 | 1,000원 | 등록일 2008.10.26

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  논리회로실험 - 제 4장 12가지의 연산을 수행하는 ALU를 설계 결과보고서

  Introduction지금까지의 실험은 하나의 산술연산이나 논리연산만 계산하는 코드를 구성했다. ... 이번 실험은 state를 받아서 여러 가지 산술연산과 논리연산, 시프트연산을 할 수 있는 코드를 구성하는 것이다. ... 과 목 : 논리회로설계과 제 명 : 결과보고서 4담당교수 : 김종태학 과 : 전기전자공학부학 년 : 3학 번 :이 름 :제 출 일 : 2013 / 4 / 171.

  리포트 | 16페이지 | 1,000원 | 등록일 2014.08.15

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  vhdl을 이용한 4비트 가감산기 설계(논리회로설계실험)

  Problem Statement4비트 감가산기를 설계하기 위해서 먼저 전가산기를 설계할 수 있어야 한다. ... PurposeFull Adder 4개를 직렬로 연결하여 4-bit 감가산기를 설계한다. 설계를 통하여 감가산기 입력에 따른 출력 특성을 이해할 수 있다.2. ... (M : 0 -> s = x + y, M : 1 -> s = x - y)4비트 감가산기를 설계하기 이전에 전가산기를 설계하였다.

  리포트 | 9페이지 | 2,000원 | 등록일 2009.11.12

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  논리회로설계실험 OR gate 코드와 Half Adder 코드

  1.HDL 코드전가산기를 구성하기 위해 필요했던 이전시간에 작성했던 OR gate 코드와 Half Adder 코드 도 첨가했습니다.※OR GATElibrary IEEE;use IEEE.std_logic_1164.all;entity or_gate is port(a : i..

  리포트 | 5페이지 | 3,000원 | 등록일 2010.12.22

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  11_1학기_논리회로설계실험 프로젝트 결과보고서

  이를 위 해서 플레이어간 밸런스를 잘 맞추고 다양한 변수를 게임 내에 갖출 것이다.세 번째로 논리회로 설계 때 배운 내용들 내에서 설계하고자 하였다.결론 적으로 보는 사람으로 하여금 ... Blue marble 설계 계획가. Blue marble이란? ... VHDL Project 브루마블 설계9조2011. 6. 14차 례1. 서론가.

  리포트 | 52페이지 | 3,000원 | 등록일 2011.08.10

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  논리회로설계실험 프로젝트 - vhdl을 이용한 ATM기 설계

  ATM기 설계(Final-term Team Project)1. Purpose학기 수업 중 배웠던 VHDL의 이론을 바탕으로 프로그램을 구현한다. ... 입, 출력이 있는 VHDL프로그램의 특성을 활용해서 일상생활에서 널리, 유용하게 사용되고 있는 ATM(Automatic Teller Machine)을 설계한다.2. ... 본 설계에서는 ID & Password 방식을 착안하였고, 입력에 따라 은행의 종류 및 계좌번호를 선택하기 위해 input으로 id 라는 vector형을 사용하였고, 실제 ATM기기는

  리포트 | 20페이지 | 3,000원 | 등록일 2009.06.24

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