"fpga 시계" 검색결과 21-40 / 61건

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  전자전기컴퓨터설계실험2(전전설2) (8) 7-Segment and PIEZO Control

  몇몇 숫자(0, 6, 7, 9)는 둘 이상의 다른 방법으로 표시가 가능하다. 7-세그먼트 표시 장치의 각 획은 맨 위쪽 가로 획부터 시계 방향으로, 그리고 마지막 가운데 가로 획까지 ... 선택한다.File ⇒ Initialize ChainFPGA에 프로그래밍할 파일을 선택한다..bit 파일을 선택한다.PROM에 프로그래밍할 파일을 선택한다.PROM File을 생성하지 않았고 FPGA에만

  리포트 | 22페이지 | 2,000원 | 등록일 2019.10.12 | 수정일 2021.04.29

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  [기초전자회로실험1] "Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증" 예비보고서

  몇몇 숫자(0, 6, 7, 9)는 둘 이상의 다른 방법으로 표시가 가능하다. 7세그먼트 표시 장치의 각 획은 맨 위쪽 가로 획부터 시계 방향으로, 그리고 마지막 가운데 가로 획까지 ... 실험제목Verilog HDL을 이용한 Seven-segment display의 설계 및 FPGA를 통한 검증2. ... 통하여 검증하는 방법을 익힌다회로부품Field Programmable Gate Array(FPGA) board프로그램Vivado 2014.043.

  리포트 | 6페이지 | 1,000원 | 등록일 2019.03.23 | 수정일 2019.04.01

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  VHDL을 이용한 Digital Clock(디지털 클락) 코드 및 보고서입니다.

  ----------buzzer는 FPGA에서 나오는 소리이다.----------segment의 하나의 숫자를 seg_a-dp를 통해 각각 하나하나를 나타낸다. ... --------rstb 역시 tb에서 지정해준 리셋값이며, push_sw는 FPGA를 통해 입력되는 입력스위치다 --------seg_com은 segment화면에 나오는 6개의 숫자 ... Additional로서 스위치를 통해 Digital Clock과 Countdown을 선택하고 또 다른 스위치를 누르는 동안 Pause 및 buzzer가 울리는 VHDL 모듈을 설계하고 이를 FPGA키트를

  리포트 | 13페이지 | 3,000원 | 등록일 2017.05.23

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  텀 Digital Clock

  FPGA BOARD와 FLOWRIAN을 이용한 논리 회로(디지털 시스템) 설계1.2. ... FLIP-FLOP과 REGISTER등을 이용하여 전자시계에 필요한 기능(Counter,분주기 등) 구현 및 최종 목표인 전자시계 구현과제 내용시계 : 현재 시간을 표현세계 시계 :

  리포트 | 20페이지 | 2,000원 | 등록일 2016.11.28

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  논리설계 및 실험 전자시계 결과보고서

  필요한 기능(Counter,분주기 등) 구현 및 최종 목표인 전자시계 구현매뉴얼FPGA보드 기능현재 시계현재 시계에서 A버튼을 누를 시 다음 모드(세계 시계)로 넘어간다.현재 시계에서 ... 법 사용한 회로 등을 설명해둔 문서이다.목표FPGA BOARD와 FLOWRIAN을 이용한 논리 회로(디지털 시스템) 설계FLIP-FLOP과 REGISTER등을 이용하여 전자시계에 ... (여기서 A란 am을 뜻한다. 12시 시계를 구현하였다.)현재 시계 상태에선 D1자리에 불이 들어온다.세계 시계세계 시계의 초기 상태는 현재 시각을 표시한다.이후 B버튼을 누를 시

  리포트 | 9페이지 | 2,000원 | 등록일 2016.11.28

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  논리설계및실험텀프로젝트 전자시계 제안서

  방법 등을 설명해둔 문서이다.목표FPGA BOARD와 FLOWRIAN을 이용한 논리 회로(디지털 시스템) 설계FLIP-FLOP과 REGISTER등을 이용하여 전자시계에 필요한 기능 ... (Counter,분주기 등) 구현 및 최종 목표인 전자시계 구현과제 내용시계 : 현재 시간을 표현세계 시계 : 현재 시간을 기준으로 한 세계 시간 변경알람 : 입력한 시간을 저장 후 ... 002분반(화요일)논리회로 설계 및 실험23조 Term Project 제안서 (전자시계)Dept. of Computer Science & Engineering/Pusan National

  리포트 | 6페이지 | 2,000원 | 등록일 2016.11.28

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  [9주차] DIGITAL CLOCK

  이를 위해, DIGIT 표시방식인 SEGMENT와 FPGA 보드에서 나오는 4Mhz의 오실레이터clock의 분주를 이해하고 Xilinx tool과 RoV-Lab의 연결을 통해 실제로 ... 몇몇 숫자(0, 6, 7, 9)는 둘 이상의 다른 방법으로 표시가 가능하다.7세그먼트 표시 장치의 각 획은 맨 위쪽 가로 획부터 시계 방향으로, 그리고 마지막 가운데 가로 획까지 각각

  리포트 | 13페이지 | 2,000원 | 등록일 2012.06.30

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  FPGA를 이용한 디지털 시스템 설계(인하대) 순차회로 보고서

  FPGA를 이용한 디지털시스템 설계 REPORTSequential Circuits 설계11. ... 또한 시계의 카운터회로나 기타 복잡한 디지털 회로에는 필수적 요소이다.3.

  리포트 | 19페이지 | 2,000원 | 등록일 2014.11.26 | 수정일 2015.09.30

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  디지털시계 Term Project

  이를 위한 FPGA를 설계하는데 있어서 1)CLOCK을 통해 시간을 재는 Counter(74161 symbol 활용)부분과 2)이 Counter의 신호를 받아 7 segment 신호로 ... 후 기6.참고문헌(1) 개요2005년 디지털 논리회로실험 Term Project의 주제를 디지털 시계로 정했다. ... 디지털논리회로실험 Term Project디지털 시계전자공학과금요일 5조- 목 차-1.개 요2.Block diagram3.회로 및 Simulation 결과4.제작 결과 및 검토사항5.

  리포트 | 4페이지 | 1,000원 | 등록일 2013.01.02 | 수정일 2019.05.01

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  [합격자소서]16년 하반기 SK하이닉스

  SK하이닉스희망직무1: system engineering 희망직무2:공정(제조)1. 자신에게 주어졌던 일 중 가장 어려웠던 경험은 무엇이었습니까? 그 일을 하게된 이유와 그때 느꼈던 감정, 진행하면서 가장 어려웠던 점과 그것을 극복하기 위해 했던 행동과 생각, 결과에 ..

  자기소개서 | 5페이지 | 3,000원 | 등록일 2016.12.13

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  [논실]예비11, 200820126, 안효중, 정주익, 4조

  7490 IC를 이용해 구성한 BCD 카운터이다. 0~9까지의 BCD가 출력 A~D로 나올 것이므로 이를 통해 초시계를 구성해 볼 수 있을 것이다.[3] 주요 디바이스FPGA 보드( ... 초시계를 만들어 본다. ... 간단한 VHDL 문법을 이용해 초시계에 대한 회로를 구성할 수 있을 것이다. if문이나 for문 등을 적절히 활용해 초시계가 1의 자리 수에서 10의 자리 수로 숫자가 올라가도록 출력단을

  리포트 | 3페이지 | 1,000원 | 등록일 2012.02.29

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  VHDL실습 상태머신 설계

  마이컴에서 FPGA로 trigger신호를 보내면 FPGA에서는 대기하고 있다가 trigger가 들어오면 sc신호를 전송한다.그러면 ADC는 샘플링을 시작한다. ... 시계방향s3->s2->s1->s0->s3 의 순서로 시계반대방향으로 상태가 천이된다.54~58 번째 줄? 각 상태일 때의 비트를 정의해주었다.? 시계반대방향? ... 클락이 rising edge이고 dir=’1’일 때 s0->s1->s2->s3->s0의 순서로 시계방향으로 상태가 천이된다.38~53 번째 줄? dir=’0’이면?

  리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

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  [컴퓨터 전공][과목 : 디지털 논리 회로 설계 및 실습][내용 : 디지털 시계]

  회로참고 서적최신 디지털 공학 VHDL을 이용한 FPGA 디지털 설계 ... 이와 같은 디지털시계를 설계하기 위해서 기본적으로 필요한 것이 무엇인지 살펴보자. ... 시계는 1초를 기준으로 1분은 60초로, 1시간은 60분이 되다. 그래서 60진 카운터가 있으면 이것을 이용하면 된다.

  리포트 | 11페이지 | 1,500원 | 등록일 2013.06.11

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  베릴로그 verilog 전자시계, digital watch verilog 실행 file

  리포트 | 10,000원 | 등록일 2013.09.09 | 수정일 2022.09.10

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  베릴로그 verilog 프로젝트project 기본 전자시계 digital watch 소스 파일

  NET "in_CLK" LOC = P76;NET "out_En" LOC = P154;NET "out_RS" LOC = P156;NET "out_RW" LOC = P155;NET "out_DB[7]" LOC = P143;NET "out_DB[6]" LOC = P144;N..

  리포트 | 66페이지 | 10,000원 | 등록일 2013.09.09 | 수정일 2022.09.10

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  디지털 공학 설계프로젝트 팀별 최종 발표 PPT

  *FPGA 보드 구현 - 1■ 구현과정3개의 입력버튼을 이용하여 모드 설정 및 변수값 변경 실시 - MODE1, MODE2, SET 디지털 시계(Digtal clock) 모드 : 기본 ... 기능 분석기능별 VHDL 구현VHDL 통합 컴파일 / 디버깅FPGA보드 구현진행률0%10%30%50%100%*전반적인 시스템 설명■ 전반적인 시스템 설명 Top : 아래의 component를 ... DATE : 시계의 날짜를 생성하는 블록. 매 월마다 날짜가 다른것을 고려하였습니다. STOP : 디지털 시계에서 시간을 측정하는 기능을 하는 타이머 블록.

  리포트 | 9페이지 | 1,000원 | 등록일 2010.10.23

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  VHDL를 이용한 디지털 시계

  이것은 동시에 일어나도 무관하므로 case문을 이용하여 각 data값에 따른 segment 입력를 설정해주어야 한다.- clk를 설정해주어야 하는데, 기본적인 FPGA는 4MHz이기 ... signal이다.③ Architecture 부분-여러 개의 process문으로 구성된다.- 내부 signal sel를 사용하여 case문을 이용하여 DIGIT를 선언해 주어야 한다.- FPGA는 ... 구성하는 것으로 4MHz의 오실레이터 clock을 분주하여 시계를 제작해야 된다.

  리포트 | 19페이지 | 1,000원 | 등록일 2010.05.27

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  Digital Clock 설계-FPGA

  3. 시뮬레이션 파형 설명처음에 파형의 모습을 살펴보면 clr은 1, cnt는 0, load값은 3, num값은 0으로 설정되어 있다. 그 다음 부분을 차례로 살펴보면 4ns 지연된 뒤 clr값은 0으로 값이 변하는 것을 볼 수가 있다. 그 후 6ns 지연된 뒤에 cn..

  리포트 | 10페이지 | 1,000원 | 등록일 2015.03.13

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  논리회로실험 - 제 10장 KIT의 출력방식 중 하나인 7-segment를 통하여 디지털 시계를 설계 결과보고서

  . 7-segment에 대해서 이해해보았고, 이를 출력으로 이용하여 디지털 시계를 설계해보았다. ... 초와 분, 시를 이용하여 시계를 표시했는데, 여기서 주의해야할 점은 4MHz 클럭을 분주하여 사용해야한다. ... IntroductionVHDL의 순차 논리 회로 설계에서 KIT의 출력방식 중 하나인 7-segment를 통하여 디지털 시계를 설계해보고 이를 Training Kit에 검증해보는 실험이다

  리포트 | 32페이지 | 1,000원 | 등록일 2014.08.15

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  논리회로실험 2014 Digital clock

  Purpose 1) 4MHz의 오실레이터 clock을 분주하여, 시, 분, 초를 나타내는 디지털 시계를 설계한다.2) RoV-Lab 3000을 이용하여 회로 설계를 검증한다.2. ... Background이번 실험은 4MHz의 오실레이터 clock을 분주하여, 디지털 시계를 설계하고 RoV-Lab 3000을 이용하여 설계한 회로를 검증하는 것이 목적이다.

  리포트 | 11페이지 | 1,000원 | 등록일 2014.11.05

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