"Gates" 검색결과 421-440 / 8,724건

• 

  [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(결과) / 2021년도(대면) / A+

  또한 위와 같은 방법을 사용하여 설계한 다양한 logic들(AND Gate, 4-bit 데이터 XOR Gate, 1-bit full adder)을 test bench에서 시뮬레이션을 ... Post-reportBasic Gates in Verilog실험날짜 :학번 :이름 :1. Introduction가. ... 1-bit Full Adder를 Gate Primitive Modeling 방법으로 설계한 경우는 wire를 지정해서 연결해주는 과정을 이용하였다.

  리포트 | 19페이지 | 2,000원 | 등록일 2022.07.16

  다운로드 장바구니
• 

  일반물리실험1 결과보고서 1.속력측정

  Photo-gate를 이용한 가속운동의 속력측정4_a) 2개의 gate와 디지털 타이머를 전선잭으로 연결 후4_b) 두 gate의 거리와 타이머에 기록된 시간차로 순간 속력 구하고 ... 휴대폰으로 측정한 실험의 그래프와 photo gate로 측정한 실험에서의 그래프가 비슷한 양상을 보이긴 하지만 두 그래프간의 기울기 차이. ... 디지털 타이머를 전선잭으로 연결 후_b) 두 gate의 거리와 타이머에 기록된 시간차로 순간 속력 구하고 그래프작성_c) 측정의 정확도가 어느 정도라 말 할 수 있나?

  리포트 | 5페이지 | 1,000원 | 등록일 2023.08.11

  다운로드 장바구니
• 

  중앙대 전자전기공학부 전자회로설계실습 예비보고서(실험8

  (Gate Threshold Voltage와 On-Stage Drain Current이용)(B) IREF = 10 mA인 전류원을 설계하기 위해서 M2의 VGS를 구하여라.

  리포트 | 8페이지 | 1,500원 | 등록일 2021.08.18

  다운로드 장바구니
• 

  디지털전자회로 2021 퀴즈1 해답

  3) Transmission gate 대신 nMOS만 이용했을 때, pMOS만 이용했을 때 생기는 문제를 각각 예시를 통해 간단히 설명하시오. – 1점Sol)Transmission ... gate 대신 nMOS 혹은 pMOS만 사용했을 시, data “1” 혹은 “0”을 보낼 때 Vth에 의한 channel 형성 제한에 의해 strong “1” 혹은 strong “0

  시험자료 | 7페이지 | 3,000원 | 등록일 2022.11.07

  다운로드 장바구니
• 

  11. 카운터 설계 예비보고서 [2021년도 아날로그 및 디지털 회로 설계 실습 A+ 자료]

  실험준비물부품JK Flip Flop 74HC734개NAND gate 74HC004개NOR gate 74HC022개AND gate 74HC082개OR gate 74HC322개LED BL-R2131H ... gate를 추가한다. ... 이 AND gate와 inverter gate를 합쳐 NAND gate로 나타낼 수 있다.11-3-4 16진 동기 카운터 회로도그림 11-1의 8진 동기 카운터의 회로도를 참고하여

  리포트 | 4페이지 | 1,000원 | 등록일 2022.09.06

  다운로드 장바구니
• 

  [아주대학교 A+] 논리회로 기말고사 족보

  아래의 full adder를 active-low 출력을 가진 3-to-8 decoder 1개와 2개의 NAND gates 만을 이용하여 설계하시오. ... Flip-flop의 propagation delay는 최대 3ns이고, 두 OR gates의 propagation delay는 최대 2ns로 동일하다. ... 아래 S-R latch에서 두 NOR gates의 propagation delays는 각각 2nsec, 1nsec이고, 신호들의 초기값은 다음과 같다: S=R=QN=0, Q=1.

  시험자료 | 1페이지 | 2,000원 | 등록일 2023.07.04 | 수정일 2024.01.24

  다운로드 장바구니
• 

  [A+] 중앙대학교 아날로그및디지털회로설계실습 11차 예비보고서

  실습 준비물실습 준비물부품JK Flip Flop 74HC73NAND gate 74HC00NOR gate 74HC02AND gate 74HC08OR gate 74HC32LED BL-R2131H ... 따라서 1010 이 되는 순간 1이 되는 Q4, Q2를 NAND gate 에 연결시켜 clear 신호를 0으로 만들었다. ... (Q4, Q3, Q2, Q1)=1010 일 때 CLR 단자에 0이 들어가 초기화한다는 것은 동일하므로 AND gate를 추가하여 파형을 확인하였다.예상한대로 (Q4, Q3, Q2,

  리포트 | 7페이지 | 1,000원 | 등록일 2024.02.17

  다운로드 장바구니
• 

  아날로그 및 디지털회로설계실습 11 카운터 설계 과제

  결과는 1, 아래의 NAND gate의 결과는 0이다. 2stage의 아래의 NAND gate에는 입력으로 0이 들어가므로 결과는 무조건 1이 나오고 그러므로 위의 NAND gate의 ... (ORcad에 시간에 따른 스위치만 소자로 있어 저렇게 설계했습니다.)스위치가 on일 때 위의 1stage의 위의 NAND gate의 결과는 0, 아래의 NAND gate의 결과는 ... 1이다. 2stage의 위의 NAND gate에는 입력에 무조건 0이 들어가므로 위의 회로의 출력은 high이다.스위치가 off일 때 위의 1stage의 위의 NANDF gate의

  리포트 | 1페이지 | 1,000원 | 등록일 2021.09.02

  다운로드 장바구니
• 

  유세포 분석 Flow cytometry(FACS) 기초 교육자료(슬라이드노트 대본 포함)

  Q) 데이터가 이상해요 원하는 세포만 Gate 해서 확인하는 작업 Gating 30Q A 31{nameOfApplication=Show} ... 특이적인 결합 , 딱 맞는 항원만 결합하는 것 * non- Specific binding : 비특이적인 결합 , 딱 맞는 항원말고도 다른 부위에도 결합하는 것5 자주 하는 질문 - Gating

  ppt테마 | 31페이지 | 4,000원 | 등록일 2024.05.27

  다운로드 장바구니
• 

  (LCD) Manufacturing Processes (제조 공정)

  Gate Wet-Etch Gate Strip Gate PTN 검사 ACT CVD N+ CVD S/D Sputtering S/D Photo S/D Wet-Etch 일괄 Dry-Etch ... TFT (Thin Film Transistor) 공정 Process – 4Mask 기준 (TN Mode) # TFT 공정 Flow 초기세정 Gate Sputtering Gate Photo ... 공정은 Mask 를 기준으로 상기와 같은 공정 Flow 를 거쳐 진행되며 , Mask 는 Gate, S/D, PAS, PXL 의 각 4ea 사용됨 Macro1.

  리포트 | 14페이지 | 2,500원 | 등록일 2022.03.21 | 수정일 2022.03.25

  다운로드 장바구니
• 

  Switching Mode Power Supply(SMPS) 결과보고서

  연결하였다.③ 입력 전원 Vi에 Power Supply를 이용하여 전원을 넣는다.Vi에 5V를 인가하였다.④ Vref 전압을 변경하고 동작하는 구간과 그때 q의 Gate 제어신호 ... Converter① Buck Converter 회로를 구성한다.② PWM 제어회로를 이용하여 스위칭 신호를 넣는다.PWM 제어회로의 펄스파 출력을 Boost Converter의 MOSFET의 Gate에 ... Converter 회로를 이용하여 SMPS를 구성한다.② PWM 제어회로를 이용하여 스위칭 신호를 넣는다.PWM 제어회로의 펄스파 출력을 Boost Converter의 MOSFET의 Gate에

  리포트 | 4페이지 | 1,000원 | 등록일 2023.01.21

  다운로드 장바구니
• 

  전자공학응용실험 ch12ch13 소오스팔로워, 공통게이트증폭기 예비레포트 Pspice 및 이론, 예비보고사항포함

  The title of the experiment[Experiment 12] Source Follower[Experiment 13] Common Gate Amplifier2. ... In this experiment, the operating principle of the common gate amplifier is examined, and the voltage ... The common gate amplifier has a characteristic of accepting current well due to a small input impedance

  리포트 | 23페이지 | 2,000원 | 등록일 2022.10.14

  다운로드 장바구니
• 

  영어 요한계시록 21편 쓰기 학습지

  On the gates were written the names of the twelve tribes of Israel.There were three gates on the east ... , and with twelve angels at the gates. ... were twelve pearls, each gate made of a single pearl.

  리포트 | 3페이지 | 1,000원 | 등록일 2023.04.22

  다운로드 장바구니
• 

  반도체 공정 레포트 - front end process(학점 A 레포트)

  Gate 유전체의 단기적인 솔루션은 초박형 실리콘 질화물 박막의 제조와 사용을 필요로 할 것이다.중장기적 솔루션은 고품질 gate 실리콘 다이옥사이드에 접근하는 높은 유전 상수와 다른 ... 일부 회사는 공격적인 크기의 bulk CMOS 매개 변수를 선택하는 반면, 다른 회사들은 요구사항의 수준이 낮은 FDSOI와 멀티 gate 구조로의 변화를 선택할 수 있다.열/박막Gate ... 대안으로 나온 CMOS에 대비하여야 한다.이 문제는 MOSFET gate stack 보다 더 시급한 문제라고 할 수 있다.

  리포트 | 18페이지 | 1,000원 | 등록일 2022.12.29 | 수정일 2023.01.03

  다운로드 장바구니
• 

  Semiconductor Device and Design - 13~14__

  Semi custom 1) Gate array ▶ Basic logic gate such as NAND and NOR, or metal Routing, which regularly ... Individual unit prices are high. have a limited number of gates lack integration and flexibility2. ... Semi custom 1) Gate array ▶ Advantage : Since only metal mask Process is required, Turn around time is

  리포트 | 17페이지 | 2,000원 | 등록일 2023.06.22 | 수정일 2023.06.25

  다운로드 장바구니
• 

  [A+] 속력 측정 실험 결과레포트

  사용한 속력 측정1) 구슬의 순간속력을 재려면 두 gate 사이의 간격은 어느 정도가 좋을까? ... 두 gate 사이의 간격이 너무 짧으면 두 구간 사이의 순간 속력를 비교할 때 속력차이가 나지 않아 어려움을 겪을 것 같으므로 0.6m를 4구간으로 나눠 0.15m 정도가 적당할 것 ... 슬로우 비디오로 측정했을 때는 직접 시간측정을 했지만, Photo-gate를 이용하여 시간을 측정하면 구슬이 해당 구간을 지나갈 때 순간속도를 소수점 네 번째 까지 측정해서 정확도가

  리포트 | 3페이지 | 2,000원 | 등록일 2023.11.19

  다운로드 장바구니
• 

  서강대학교 디지털논리회로실험 2주차 결과보고서

  Fanout은 하나의 gate출력에 연결될 수 있는 gate입력의 수로 정의하는데, 이를 통해 출력에 과부하가 걸리는지 아닌지를 확인할 수 있다.실험은 우선 브래드보드에 NAND gate인 ... 실험목적1) TTL logic gates의 동작 방법을 익힌다.2) Logic level과 noise margins, 그리고 fanout에 대해 이해한다.3) Gates를 이용하여 ... 이후 NAND gate의 출력부분에 다이오드와 가변저항을 연결하고 저항값에 따라 출력전압이 어떻게 변화하는지 관찰한다.

  리포트 | 7페이지 | 1,000원 | 등록일 2021.10.02

  다운로드 장바구니
• 

  시립대 전전설2 Velilog 예비리포트 3주차

  실험 목적Verilog HDL문법을 이해해보자AND gate 설계NAND gate 설계Full adder 설계 (두 가지 방법으로)2. ... 배경 이론1) Verilog HDL 문법- 참고문헌 1) 참고2) AND Gate- 출력은 논리 입력의 곱과 같음3) NAND Gate- AND 게이트와 NOT 연산을 조합한 결과3 ... 전 응용 과제 preview1bit Full Adder –Gate Primitive Modeling1bit Full Adder –Behavioral Modeling4bit Full

  리포트 | 9페이지 | 1,000원 | 등록일 2021.04.16

  다운로드 장바구니
• 

  [전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 2주차 예비+결과(코드포함) HBE-Combo2-SE board

  마지막 Full Adder가 C_out을 출력으로 내보낸다.다.Simulation1)OR gate, XOR gate 위 그림은 각각 Xilinx에서 구현한 OR gate와 XOR gate이다 ... XOR gate는 두 입력이 서로 다를 때 출력이 1이고, 두 입력이 같을 때는 출력이 0인 논리 게이트이다.2)Half Adder는 XOR gate와 AND gate로 이루어지며, ... Sum은 XOR gate의 출력이고, Carry는 AND gate의 출력이다.3)Module Instance Symbol을 이용하면, 직접 만든 회로를 Symbol화하여 필요한 경우

  리포트 | 8페이지 | 2,000원 | 등록일 2021.03.26 | 수정일 2021.06.18

  다운로드 장바구니
• 

  [물리실험1]속력의 이해와 측정 실험 결과레포트

  하지만 실제로 가장 낮은 위치는 1.4m 부근이다.4. photo gate를 사용한 속력 측정준비된 photo gate를 이용하여 속력을 측정한다. ... 여러 가지 모드 중 interval 모드를 사용하여 gate A, gate B를 순차적으로 지나게 하여 각 센서를 지나는 동안 사이의 시간을 구하게 된다.가속 실험의 정확도를 파악하기 ... 임의의 구간들을 설정하고 photo gate를 초록색이 나오도록 설치한다.

  리포트 | 6페이지 | 2,000원 | 등록일 2024.06.21

  다운로드 장바구니