"아주대학교 논리회로" 검색결과 101-120 / 487건

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  아주대 논리회로실험 프로젝트 FPGA로 Stop Watch 만들기

  J와 K가 모두 1인 때를 제외하고는R-S F/F의 동작과 똑같다.3) 래치 (D Latch): 디지털 논리회로에 있어서 Latch는 하나 이상의 비트를 저장하기 위한 디지털 논리회로를 ... 회로에서 입력이 시작되면 입력되고 있는 데이터를 저장하고 출력ㆍ입력이 비활성화 될 때 출력으로 전달된다. ... 최종 설계도회로의 맨 위는 50MHz 클락을 10Hz로 바꾸어 준 뒤 아래로 내려가며 0.1초 1초 10초 1분 10분의.

  리포트 | 15페이지 | 5,000원 | 등록일 2015.03.12

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  아주대 논리회로실험 실험4 예비보고서 Multiplexer & Demultiplexer

  사회적 책임을 다하는 엔지니어로 성장시킨다.나는 위 교육목표를 숙지하여 공학교육인증을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 2015/04/03과목명: 논리회로실험교수명 ... 효율을 높이고, 통신 회선의 수와 설치 비용을 줄일 수 있음- 다중화기는 주파수 분할 다중화기와 시분할 다중화기로 구분할 수 있음- 입력 회선의 수와 출력 회선의 수가 같음- 여러 대의 ... 일반적으로 STDM(통계 시분할방식)이나 TDM(시분할방식)을 채용하여 통신 채널을 공유하며, 모뎀과 단말기 사이에 설치된다.특징- 하나의 통신 회선에 여러 대의 단말기가 동시에 접속하여

  리포트 | 5페이지 | 1,000원 | 등록일 2016.12.24

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  아주대 논리회로 실험 래치와 플립플롭 예비

  순서논리회로의 기본 구성요소이다. ... 논리회로 실험 예비보고서실험6. 래치와 플립플롭1. ... 플립플롭은 내부가 논리 회로로 구성되어 있기 때문에 논리 회로에 준하는 빠른 동작속도를 얻을 수 있다.- R-S F/F (Reset-Set) : R-S 래치 회로에 클럭 신호를 추가

  리포트 | 3페이지 | 1,000원 | 등록일 2013.11.29

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  아주대 OOO 교수님 논리회로 과제 4비트 9의 보수 회로

  정규형과 달리 논리곱을 표시하기 위해 필요한 변수만을 사용한다.

  리포트 | 14페이지 | 5,000원 | 등록일 2015.03.12

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  아주대 논리회로실험 실험결과1 Basic Gates

  우선 이 실험은 논리회로실험 수업의 첫 실험으로 실험가운데 많은 어려움이 있었지만대부분의 실험이 예측했던 대로 Pspice simulation 값과 일치하는 결과를 얻어 만족할 만 ... 그래서 하나로 모이는 출력부를 또 다른 논리 GATE 의 입력부로 두어야 한다. ... BULLET C 의 식에 맞게 시뮬레이션과 실험의 Truth table 값이 일치함을 확인할 수 있었다.(2) 예비보고서에서 구성한 3-input OR, NAND, NOR gate에 대해서도

  리포트 | 12페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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  아주대 논리회로실험 실험예비1 Basic Gates

  따라서 이 Open collector 출력에서는 직접적으로 H, L의 논리 레벨이나 기타 출력을 얻을 수 없고 다른 회로에 종속되어서 어떤 값을 취하거나 신호를 전달 할 수 있게 된다 ... table을 작성하라.X=A+Z=A+A'B Y=A+B Z=bar{bar{bar{A} B}}=A'BInputOutputABXYZLLLLLLTTTTTLTTLTTTTL(3) 실험 (4)에 대해서도 ... type의 IC에 대해 설명하고 pull-up 저항에 대해 알아보라.- open collector type : ON 일때 TR의 Emitter와 Collector에 걸리는 전압이 대부분은

  리포트 | 7페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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  아주대 논리회로실험 설계 프로젝트 예비보고서(Stop Watch)

  있어서 Latch는 하나 이상의 비트를 저장하기 위한 디지털 논리회로를 말한다. ... 않다가 카운팅을 멈추면 비로소 1의 값을 가지게 되어 그 때 reset 버튼을 누르면 둘 다 1의 값을 가지게 되어 clear 단자가 작동한다.3) 래치 (D Latch): 디지털 논리회로에 ... 회로에서 입력이 시작되면 입력되고 있는 데이터를 저장하고 출력ㆍ입력이 비활성화 될 때 출력으로 전달된다.

  리포트 | 7페이지 | 3,000원 | 등록일 2015.11.28

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  [아주대] 논리회로실험 9장 예비(RAM)

  발전하도록 도우며, 이 윤리 헌장을 준수하도록 지원한다.위 IEEE 윤리헌장 정신에 입각하여 report를 작성하였음을 서약합니다.학 부: 전자공학부제출일: 2012.11.09과목명: 논리회로실험교수명 ... Selection input이 1이 되면 다른 input들에 의해 회로의 동작이 달라지게 된다. ... : 이기근 교수님학 번: 200920137성 명: 이대경Experiment 9 RAMOBJECTIVES- 실험을 통해 RAM의 목적과 동작원리에 대해 알고 회로에 직접 구현해봄으로써

  리포트 | 7페이지 | 2,000원 | 등록일 2013.09.25

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  [아주대] 논리회로실험 8장 예비(Counter)

  encoding)의 코드변환 동작에 관해 실험하고 그 동작원리를 이해한다.RESUME OF THEORYn진 카운터는 n진수를 카운팅 하며 원하는 진수에 다다르면 다시 0으로 시작되는 회로이다 ... AND gate로 묶어주어 counting되는 결과를 관찰한다. 3개의 출력이 존재하므로 3개의 AND gate를 사용한다.< 실험 3-1 >74HC90 소자를 이용하여 위와 같이 회로를 ... R0(2)가 GND에 연결되고 나서 clock신호에 의해 counting되는 0~9에 해당하는 4비트 2진수 결과 값을 관찰한다.< 실험 3-2 >위와 같이 74HC47을 이용하여 회로를

  리포트 | 7페이지 | 2,000원 | 등록일 2013.09.25

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  아주대 논리회로 실험 예비3 가산기 감산기 adder subtractor

  사회적 책임을 다하는 엔지니어로 성장시킨다.나는 위 교육목표를 숙지하여 공학교육인증을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 2015/03/27과목명: 논리회로실험교수명 ... 위의 회로를 구성2. 모든 입력 조합을 넣고, 결과를 확인한다.3. 2를 토대로 Truth table 작성.2. 전가산기1. 위의 회로를 구성2. ... 위의 회로를 구성2. 모든 입력 조합을 넣고, 결과를 확인한다.3. 2를 토대로 Truth table 작성.4. 전감산기1. 위의 회로를 구성2.

  리포트 | 8페이지 | 1,000원 | 등록일 2016.12.24

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  아주대 논리회로 vhdl Key Pad 자물쇠 과제[학점 A+]

  4자리 비밀번호를 이용한 자물쇠문은 open 뿐 아니라 입력한 비밀번호의 오류여부 출력입력 : 4자리 비밀번호(4자리 digit, 각 자리는 4bit(3 downto 0)출력 : Door open 여부 1 bit(1: open, 0:Lock), 비밀번호 오류 여부 4 ..

  리포트 | 12페이지 | 3,000원 | 등록일 2016.05.30 | 수정일 2016.06.02

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  아주대 논리회로 VHDL 두 번째 과제 door lock

  (1) 문제 설명 및, 예상결과. 설정한 비밀번호가 5017인데, 입력한 비트 4비트 4개와 각 자리의 비밀번호를 비교해봐서 같으면 wrong이 0이 출력이 되고, 다르면 1이 출력이 된다.5017의 값을 넣지 않는 이상 wrong이 1이 하나라도 존재할 것이며, 따..

  리포트 | 3페이지 | 4,000원 | 등록일 2014.03.23

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  아주대 논리회로실험 프로젝트 FPGA를 통한 VHDL 구현 프로젝트 - 비밀번호

  Shifting function은 이미 프로젝트 이전 논리회로실험에서 구현해 본 바가 있다. ... 더불어 신호의 저장, shifting, 7 segment 등 기존 논리회로실험에서 실험한 내용들을 직접 구현시켜 관련 지식을 더 효과적으로 정립할 수 있었다. ... 떠오르지 않아 기능을 추가시키진 못하였고, 대신에 shifting function을 구현할 때 다양한 방법으로 수정 해 볼 수 있었다.이번 프로젝트를 통해 VHDL coding에 대해서도

  리포트 | 28페이지 | 3,500원 | 등록일 2016.07.09

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  아주대 논리회로 프로젝트1 이름학번 출력 VHDL 설계

  논리회로 V H D L 프로젝트 과제목 차1. 프로젝트 문제 (설계 조건)2. 프로젝트 문제 분석 (설계 예상 방향)3. 소스 코드4. Testbench 코드5. ... XST로 합성한 RTL 회로7. 고찰8. 추가적인 설계 Ⅰ: 다른 방식의 설계 (입력이 ASCII CODE)9. ... 그리고 Xilinx 프로그램의 기능 중 synthesize - XST 기능을 이용하여 내가 코딩한 파일을 실제 회로로 합성하여 볼 것이다.

  리포트 | 18페이지 | 4,500원 | 등록일 2014.10.04 | 수정일 2018.12.02

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  아주대 논리회로실험 counter 결과보고서

  논리회로실험 결과보고서실험8. counter실험 1) 2단 2진 Counter 비동기식 Counter- J-K F/F을 통한 2단의 2진 값을 AND 게이트를 이용하여 확인- 4개의 ... 실험1을 약간만 수정하면 쉽게 실험2번 회로를 구성할 수 있었기 때문이다.

  리포트 | 9페이지 | 1,000원 | 등록일 2013.11.29

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  아주대학교 논리회로실험 예비8소스

  목적=> 플립플롭을 이용한 반도체 memory의 논리 회로도를 알아봄으로써 기본구조와 기본적인 동작 원리를 익히고, 이를 바탕으로 메모리의 응용인 MSI(TTL) 64-bit 기억 ... 그러나 플래시 롬에 비해 속도가 매우 빠르고 SRAM에 비해 대용량에 유리하다. ... 이처럼 간단한 구성의 메모리이기 때문에 높은 직접도로 메모리를 제작할 수 있고, 저비용으로 대용량 메모리를 제작할 수 있는 이점이 있다.

  리포트 | 3페이지 | 1,500원 | 등록일 2008.11.27

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  아주대 논리회로실험 가산기, 감산기 예비

  논리회로 실험 예비보고서실험3. 가산기 & 감산기1. 실험 목적1)가산기와 감산기의 구조와 원리를 이해한다. ... -반가산기, 전가산기, 반감산기, 전감산기2)Logic gate를 이용하여 가산과 감산을 할 수 있는 회로를 설계해본다.3)가산기와 감산기의 동작을 확인한다.2. ... 구성하고 각각의 모든 입력조합에서 올바른 결과 값을 얻을 수 있는지 확인하여 본다.실험2- 전가산기 구성두 개의 반가산기와 OR gate(IC 7432) 사용 하여 회로를 구성하고

  리포트 | 3페이지 | 1,000원 | 등록일 2013.11.29

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  [아주대] 논리회로실험 7장 결과(Shift Register)

  .< 실험 1 >< 실험 1 > 회로도실험 결과 구성한회로 사진위와 같이 회로를 구성하였다. ... 그러므로 시프트 레지스터는 직렬-병렬 데이터 변환기 혹은 병렬-직렬 데이터 변환기가 됨을 알 수 있었다.< 실험 3 >< 실험 3 > 회로도실험 3에서는 실험2와 똑같은 회로에서 마지막 ... 각각의 입력에 대응하는 출력 단에는 저항과 다이오드를 사용하여 관찰하였고, 위 그림에서처럼 active low로 회로를 구성하였다. clear 입력을 걸어주어 모든 출력을 0으로 만든

  리포트 | 6페이지 | 2,000원 | 등록일 2013.09.25

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  [아주대] 논리회로실험 1장 결과(Basic Gates)

  OR gate소자들을 이용하여 2개의 입력으로 3개의 출력이 나오는 회로를 구성하고 결과 값이 논리연산에 맞게 제대로 나오는가를 보는 실험이었다.실제 회로는 총 세 개의 IC소자를 ... 우리는 이 비슷한 회로 4개를 논리연산 입력 값을 바꾸어 실험하여 각각 논리연산에 알맞은 결과를 얻을 수 있었다.2번 실험은 2-input AND gate, inverter, 2-input ... The Resulting ReportExperiment 1 - Basic gatesOBJECTIVES (실험을 통하여 확인 할 수 있는 것에 중점)논리 기호로만 구성되어있던 회로를

  리포트 | 5페이지 | 2,000원 | 등록일 2013.09.15

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  [아주대] 논리회로실험 2장 결과(CMOS 회로의 전기적 특성)

  안정되고 유효한 신호가 입력되는 순간부터 논리 회로가 안정되고 유효한 신호를 출력할 때까지 걸리는 시간을 말한다. ... 실험 결과 입력이 1.5V ~ 3.5V일 때는 노이즈가 발생하여, High나 Low 논리 값으로 정의할 수 없는 출력 값이 나오게 되어 처음 예상했던 결과가 나왔다.< 실험 2 >회로도실제 ... CH2에서 전달지연에 의해 위 형태의 파형이 관찰될 것이며 CH1은 인버터를 2번, CH2는 인버터를 6번 거친 신호이므로 두신호의 차이는 4T _{PD}일 것이라 예상했다.전달 지연은 논리회로에

  리포트 | 7페이지 | 2,000원 | 등록일 2013.09.15

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