"아주대학교 논리회로" 검색결과 81-100 / 487건

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  아주대학교 논리회로실험 실험5 예비보고서

  실험이론디코더(decoder)는 부호화된 입력을 부호화된 출력으로 변환하는 다중 입력, 다중 출력 논리회로이며 입력과 출력코드는 서로 다르다. ... 4비트 조합 0000부터 1001까지는 10진수 숫자 0-9를 나타내지만, 1010부터 1111까지의 조합은 사용되지 않는다.이번 실험에서 실험할 디코더는 가장 보편적인 디코더로 회로는 ... 예상결과InputOutputSW2SW1D1D2D3D*************100100111000① 2x4 Decoder☞ Bread Board에 74HC08, 74HC04를 이용하여 2x4 Decoder 회로를

  리포트 | 10페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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  아주대학교 논리회로실험 실험2 예비보고서

  이것은 원하는 바가 아니기 때문에 논리 설계자가 커패시터를 논리 회로의 출력에 의도적으로 연결하는 일은 드물다. ... , 패키징을 포함한 출력 회로들은 각각 어느 정도의 커패시턴스를 가지고 있는데, 이는 CMOS를 포함한 전형적인 논리군에서 2-10pF의 범위 내에 있다.(2) 하나의 출력을 다른 ... 배선 기술에 따라 인치당 약 1pF, 혹은 그 이상의 커패시턴스를 가지고 있다.(3) 전형적인 논리군에서 트랜지스터, 내부 배선, 패키지를 입력 회로는 입력당 2-15pF의 커패시턴스를

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  아주대학교 논리회로실험 실험7 예비보고서

  시프트 레지스터를 조합 논리와 조합하여 순환 형태의 상태도를 가진 상태 기계를 만들 수 있다. ... 이러한 회로를 시프트 레지스터 카운터(shift-register counter)라 부른다. ... 시프트 레지스터카운터가 이진 카운터와 달리 이진 순서로 증감하여 카운트하지는 않지만 ‘제어’응용에서 유용하게 사용된다.회로입력 11011101이 클록 펄스에 따라서 들어가면 FF1~

  리포트 | 7페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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  아주대학교 논리회로실험 실험9 예비보고서

  셀(Cell)의 구조가 간단하여 고집적 회로 실현이 가능하므로 용량이 큰 소자를 구현할 수 있다. ... 한정된 응용에 사용되는 컴퓨터는 추가의 기억용량이 없어도 원하는 작업을 수행할 수 있으나, 대부분의 범용 컴퓨터는 주 메모리 이외의 메모리가 추가되면 보다 효율적으로 운용될 수 있다 ... 또한 대부분의 컴퓨터 장치는 계속 많은 양의 정보를 수집, 축적하게 되지만 축적된 모든 정보가 동시에 필요한 것은 아니므로 현재 CPU에 의해 사용되지 않는 정보를 예비 저장하는데는

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  아주대학교 논리회로실험 실험3 예비보고서

  이용하여 전단계에게 빌려준 1(전단계에서는 1+1에 해당) 고려한 두 비트의 뺄셈을 수행하는 논리회로를 구성한다.빌림수 입력을 취급하기 위해 변수 A,B에 추가로 C의 입력이 한 ... 표현하는 회로를 구성한다.반가산기 회로 2개를 이용하여 전가산기 회로를 구성한다.오른쪽 사진에서 첫 번째 계산(빨간색 박스)의 경우에는 항상C _{i`n`}이 0이므로 반가산기로도 ... 즉 1+1인 경우에는 합이0이고 Carry가 1이 된다.)Full Adder (전가산기)논리게이트를 이용하여 2개의 비트 와 자리올림C _{i`n`} 을 더해 SumC _{out}을

  리포트 | 7페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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  아주대학교 논리회로실험 실험4 예비보고서

  피스파이스ⅰ)Multiplexerpspice 회로도simulationⅱ)Multiplexerpspice 회로도simulationⅲ)Demultiplexerpspice 회로도simulationⅳ ... )Demultiplexerpspice 회로도☞ PPT 자료를 참고해 회로를 구성해 보았지만시뮬레이션이 잘 작동하지 않아 Logic Gate(Inverter Gate,3Input Nand ... Gate)를 이용하여등가회로를 구성하여 시뮬레이션을 돌렸습니다.simulation6.

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  아주대학교 논리회로실험 실험6 예비보고서

  실험이론래치와 플립플롭은 대부분의 순차 회로를 구성하는 기본적인 블록이다. ... 위의 그림은 플립플롭의 기능 테이블과 논리 심볼이다.마스터/슬레이브 S-R 플립플롭S-R 래치는 set나 reset하는 제어 비트가 독립적인 조건을 가지는 경우 ‘제어’응용에 아주 ... 조합논리회로에 비해 플립플롭은 이전상태를 계속 유지하여 저장한다.

  리포트 | 13페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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  아주대학교 논리회로실험 실험8 예비보고서

  이 문제는 각 EN 입력을 전용의 AND 게이트로 구동하여 1 수준 논리로 만듦으로써 두 번째 그림에서 제거 되었다. ... 실험이론카운터카운터라는 이름은 그림과 같이 상태도가 하나의 사이클을 포함하는모든 클럭드 순차 회로에 일반적으로 사용된다. ... EN 입력에 연결된 조합 논리가 T의 상승 에지마다 어떤 플립플롭이 토글할지를 결정한다.첫 번째 그림에 나타낸 바와 같이, 주 카운트 인에이블 신호인 CNTEN을 제공하는 것도 가능하다

  리포트 | 9페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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  아주대학교 논리회로실험 실험10 예비보고서

  두 번째에 전형적인 Op-Amp회로를 나타내고 있으며, 이 회로에 있어서, 비반전입력이 접지되어 있다. 2개의 저항R _{f},R _{i`n}이 Op-Amp에 부가되어 있는데, 이들의 ... 실험목적D/A와 A/D 변환기(converters)회로의 구성과 동작 원리에 대해 이해하고, 응용 능력을 키운다. ... 오른쪽 그림의 D/A변환기 블록도에서 나타내고 있는 바와 같이 변환기는 저항회로망(resistornetwork)과 가산증폭기(summing amplifier)로 분류된다.

  리포트 | 10페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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  아주대학교 논리회로 설계 과제 Key Pad 자물쇠

  문제 분석 & 설계 방향1) 비밀번호를 입력하여 문을 열어야 하므로 비밀번호 저장에 관하여 생각해 보았다. vhdl 책을 구하여 저장기능 리 있는 기억소자 회로에 대하여 조사해 보았으나

  리포트 | 4페이지 | 1,500원 | 등록일 2013.11.28

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  아주대 논리회로 DOOR LOCK term project

  2015-2학기-선우명훈 교수님 논리회로 프로젝트였습니다.VHDL을 이용한 코딩으로 ModelSim 있어야 돌아갑니다.

  리포트 | 12페이지 | 2,000원 | 등록일 2015.12.24

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  아주대학교 논리회로 HDL프로젝트 100점만점보고서 상세설명 + CODE포함

  논리회로 VHDL Proj.2#.

  리포트 | 15페이지 | 2,500원 | 등록일 2016.07.09 | 수정일 2016.07.11

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  아주대학교 논리회로 설계 과제 1. 7 Segment Decoder vhdl

  -7 Segment decoder를 이용해 학번을 출력-설계 방식은 if, case, with ~select, when 등을 택해서 설계-Block diagram이나 Structure 표현-xx.xx.xx. 형태로 날짜를 출력-201200001 형태로 학번을 출력-꼭 ..

  리포트 | 11페이지 | 1,500원 | 등록일 2013.11.28

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  아주대 논리회로실험 설계 프로젝트 결과보고서

  연결시켜서 Overview에서와 같이 완성된 하나의 회로를 구성한다.- 구성된 회로를 compile 시켜서 회로에 이상이 없는지 테스트를 해본다.- compile에 이상이 없다면 ... Part별 설계 회로 분석[Switch Part] : Start/Stop 버튼오른쪽의 회로에서 각각의 두 버튼에 JK플립플롭을 사용하였다. ... [Overview] : 모든 부분을 한 번에 정리한 회로?

  리포트 | 8페이지 | 2,000원 | 등록일 2016.06.16

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  아주대 논리회로 vhdl 신호등 과제[학점 A+]

  선언하였다. architecture light of test1 issignal temp :integer;begin⇨

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.29 | 수정일 2016.05.31

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  아주대 논리회로실험 5 예비보고서 Decoder & Encoder

  사회적 책임을 다하는 엔지니어로 성장시킨다.나는 위 교육목표를 숙지하여 공학교육인증을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 2015/04/10과목명: 논리회로실험교수명 ... %A4%80/2014%EA%B8%B0%EC%B4%88%EC%A0%84%EC%9E%90%ED%95%99%EC%8B%A4%ED%97%981/Decoder_and_Encoder.pdf.논리회로실험 ... 10진 / Excess-3 코드위 회로를 구성하고 모든 입력에 대하여 결과 값을 확인한다.

  리포트 | 8페이지 | 1,000원 | 등록일 2016.12.24

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  아주대 논리회로실험 실험2 CMOS회로의 전기적 특성 예비보고서

  CMOS회로의 전기적 특성실험목적CMOS 회로의 전기적 특성 이해실험이론Logic levels & DC noise margins논리 소자의 logic level 판정 방식논리소자는 ... 보통 0~1.5V의 전압을 LOW, 3.5~5V사이의 전압을 받을 때 HIGH로 인식한다.noise margin이란논리 회로의 동작을 방해하지 않는 입력 전압의 최대 허용 값이다. ... 사회적 책임을 다하는 엔지니어로 성장시킨다.나는 위 교육목표를 숙지하여 공학교육인증을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 2015/03/20과목명: 논리회로실험교수명

  리포트 | 10페이지 | 1,000원 | 등록일 2016.09.21

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  아주대 논리회로실험 counter 예비

  카운터는 일정한 반복 출력순서를 발생하기 위한 순차논리회로이다. ... 논리회로 실험 예비보고서실험8. Counter1. 실험 목적- 카운터의 동작원리와 특성을 이해- 동기식 카운터와 비동기식 카운터에 대해 이해- 2진 카운터에 대해 이해2. ... ->동기식과 비동기식 카운터의 차이동기식 : 회로가 좀 더 복잡하지만 Time delay가 발생하지 않는다비동기식 : 회로는 간단하지만 Time delay가 발생한다.즉, 비동기식/

  리포트 | 5페이지 | 1,000원 | 등록일 2013.11.29

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  [A급자료] 아주대 논리회로실험 Quiz대비자료

  1. 다음 그림은 CMOS의 입력 전압 값의 변화를 나타낸 것이다. 아래 그림에 CMOS의 출력이 High, Low, Abnormal 상태가 되는 구간을 표시하여라.(단, VCC= 5V, VIHmin= 3.5V, VILmax=1.5V, GND=0V이다)GND(=0)

  시험자료 | 3페이지 | 3,500원 | 등록일 2016.07.09

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  아주대 논리회로실험 실험1 basic gates 예비보고서

  『논리회로입문』. 서울 : 영한출판사, 2002 ... 사회적 책임을 다하는 엔지니어로 성장시킨다.나는 위 교육목표를 숙지하여 공학교육인증을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 2015/03/13과목명: 논리회로실험교수명 ... 드모르간에 의해 만들어진 정리는 쌍대성의 원리를 사용한다.1. AND 함수의 보수는 각각의 입력 변수에 보수가 취해진 OR 함수이다.

  리포트 | 8페이지 | 1,000원 | 등록일 2016.07.20 | 수정일 2016.09.21

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