"VHDL 소스" 검색결과 121-140 / 280건

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  01 논리회로설계실험 결과보고서(And, or gate)

  고찰생소한 VHDL을 이용하여 AND, OR 게이트를 설계 해보고, 주어진 진리표에 맞는 논리회로를 설계하였다. ... 실험 목표VHDL을 이용하여 AND gate와 OR gate를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다.3. 실험 결과실험 1. ... AND, OR GATE를 동작적 모델링과 자료 흐름 모델링으로 작성하시오.(1) AND GATE1) 진리표입력 X입력 Y출력 F*************) 소스 코드동작적 모델링자료

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  VDHL을 이용한 디지털시계 설계 소스코드 (추가 기능 없음)

  Library ieee;Use ieee.std_logic_1164.all;Entity clock isport(clk : in std_logic; -- 20MHz seg_com : buffer std_logic_vector(3 downto 0); seg_data : bu..

  리포트 | 3페이지 | 1,000원 | 등록일 2016.02.07 | 수정일 2016.02.12

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  아주대 논리회로 프로젝트1 이름학번 출력 VHDL 설계

  소스 코드xilinx VHDL Design Tool을 이용하여 코딩한 소스소스 코드 설명→ 위 코드에서 볼 수 있듯이 엔티티 선언부에는 학번과 이름을 입력시키는 i 입력 포트와i 로 ... 조건에 따라 하나의 입력포트에 학번과 이름을 입력받아 출력을 시켜야 하는데 VHDL 에서는 type의 지정형태가 매우 중요하다. ... TESTBENCH 파일에서는 소스파일에서 코딩한 꼈다.

  리포트 | 18페이지 | 4,500원 | 등록일 2014.10.04 | 수정일 2018.12.02

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  VHDL을 이용한 리듬게임

  VHDL 관련 컴퓨터 실험 과목에서 A+ 받은 작품입니다.아래 내용은 알집 안에 첨부된 설명서 입니다.이 외에도 소스, 관련 사진, 영상 등 자료가 포함되어 있습니다.source는 ... =306----게임설명----게임은 1p와 2p로 플레이가 가능합니다.2p를 플레이 하기 위해서는 자료에 포함된 ppt 파일을 따라 배선작업이 필요합니다.게임은 rhyrhm_1p 소스 ... ----조작방법----기본적으로 처음 소스를 다운로드 하면 VFD에 easy mode 라는 난이도와 mario bros 라는 곡 명이 표시됩니다.1번 키트의 A 버튼을 누르면 mario

  리포트 | 4,000원 | 등록일 2016.04.12 | 수정일 2016.05.17

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  서울시립대학교 전자전기컴퓨터설계실험2 제04주 Lab03 Pre

  꺼질 것임을 예상할 수 있다.Reference교안 – Verilog HDL 실습 Lab#03 Verilog HDL, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 ... Input B의 And 관계에 있다는 코드를 작성해 주었다.Add .v fileProject –> Add Source를 클릭하여 방금 생성한 .v Source File을 추가한다.소스가 ... Input A와 Input B의 Nand 관계에 있다는 코드를 작성해 주었다.Project –> Add Source를 클릭하여 방금 생성한 .v Source File을 추가한다.소스가

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  논리회로실험 - 제 5장 ALU 코드를 KIT에 올리는 실험 결과보고서

  이렇게 하면 소스 코드 입력까지 완료되었다.다음으로 VHDL 소스를 Synthesize와 Implementation를 해야한다. ... 다음으로 VHDL 소스를 Synthesize와 Implementation를 해야한다.다음으로 이 소스를 디바이스에 다운로드하여 동작시키기 위해서는 입력과 출력에 대한 핀 지정이 필요하다 ... WebPack을 실행시켜서 프로젝트를 새로 생성하고 이에 따른 VHDL 모듈을 선택한다.

  리포트 | 17페이지 | 1,000원 | 등록일 2014.08.15

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  결과보고서 #8

  또한 순차회로 중레지스터에 대해 이해하고 많은 기능들이 있는 범용 레지스터를 VHDL을 이용해 설계해볼 수 있다.2. 실험 결과- 실험 1. ... Behavioral modeling1) 기능표모드 제어레지스터 동작S1S000불변 상태가 된다.01오른쪽 자리 이동이 수행된다.10왼쪽 자리 이동이 수행된다.11병렬 입력이 수행된다.2) 소스 ... 소스코드-> 레지스터 내부에서 직렬이동을 할 때 필요한 변수를 variable 변수로 선언을 해주고 수행하려는 작업중 몇 번째까지 수행을 했는지를 표시하는 index 변수를 variable로

  리포트 | 5페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  VHDL을 이용한 7-Segement Top 코드 및 시뮬레이션

  VHDL실습 4주차 레포트7-segement 최종 Top담당교수 :담당조교 :전자공학과세그먼트 표시 장치는 7개의 선분(획)으로 구성되어 있으며, 위와 아래에 사각형 모양으로 두 개의 ... 1xxxx0110011000000 01xxx1111001000000 001xx1101101000000 0001x0110000000000 000011111110000000 00000Dont' care▶소스코드

  리포트 | 8페이지 | 2,000원 | 등록일 2010.12.27

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  03 논리회로설계실험 결과보고서(병렬가산기)

  코딩1) 소스코드2) 테스트 벤치 코드3) Wave Form4) 결과 분석이번엔 VHDL을 이용하여 병렬 가산기를 설계하였다. ... 확인 할 수 있다.203,192 계산이 200ns동안 유지되는 이유는 테스트벤치에서 ‘wait for 100ns’ 구문 때문이다.실험 1. 10비트 병렬 가산기를 설계하시오(2) VHDL

  리포트 | 5페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  아주대 논리회로실험 프로젝트 FPGA를 통한 VHDL 구현 프로젝트 - 비밀번호

  FGPA를 이용한 VHDL 구현 프로젝트 - 비밀번호#1. 설계 목표-. ... 하였으나 마땅한 아이디어가 떠오르지 않아 기능을 추가시키진 못하였고, 대신에 shifting function을 구현할 때 다양한 방법으로 수정 해 볼 수 있었다.이번 프로젝트를 통해 VHDL ... Change_ok라는 신호를 통해 소스코드를 절반 정도로 줄여 코딩이 훨씬 수월해 질 수 있다.

  리포트 | 28페이지 | 3,500원 | 등록일 2016.07.09

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  02 논리회로설계실험 결과보고서(전,반가산기)

  실험 목표VHDL을 이용하여 반가산기와 전가산기를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다.또한 반가산기 설계 시, Schematic Design을 ... 고찰VHDL을 이용하여 반가산기와 전가산기를 설계하는 실습을 진행하였다. 이 전까지는 논리회로를 설계하는 방법은 자료구조 모델링과 동작적 모델링 2가지만 존재하는 줄 알았다. ... 반가산기의 진리표반가산기 논리식S = A'B + AB' = ABC = AB2) 소스코드동작적 모델링자료 흐름 모델링3) 테스트 벤치 코드4) Wave Form(1) 동작적 모델링 결과

  리포트 | 9페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  VHDL-Final Project Digital Clock 만들기 <- A+

  즉 한번의 switch 동작으로 값이 여러 번 변화되는 현상을 제거하고자 하는 것인데, 교수님께서 알려주신 C 소스코드의 원리를 이해하고 VHDL로 다시 coding 해 Debouncing ... 조교님께서 주신 소스 코드를 토대로 자신의 이름과 학번을 띄우는 것이 전부였다. ... 정확하게 소스에 기본 시계 시차를 적용해서 집어 넣었지만, 자꾸 switch를 on.off 할 때마 에러가 발생하였다.

  리포트 | 27페이지 | 3,500원 | 등록일 2009.06.29

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  결과보고서 #5

  이것들을 VHDL의 Subprogram 문법인 function과 procedure를 이용해 설계할 수 있고, Xilinx ISE를 통해 실제 동작을 확인한다.2. ... 소스코드-> 프로시저문을 제외한 부분은 동일하다. 복잡했던 원래 수식에 비해 간단하게 작성하였다. ... B가산010Y = A - B감산011Y = A + 1A의 증가100Y = A and BAND101Y = A or BOR110Y = A xor BXOR111Y = not ANOT2) 소스

  리포트 | 7페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  쿼터스 프로그램을 이용한 VHDL 실습(결과 포함)

  실험 목적 : 쿼터스 프로그램을 이용한 VHDL 설계 결과와 스케메틱 설계 결과를 비교하고, 쿼터스 프로그램이 익숙해지도록 하기 위함차 례P r o j e c t 생 성D e s i

  리포트 | 7페이지 | 2,000원 | 등록일 2015.05.30

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  Lab#02 [HBE-ComboⅡ-SE] board [Xilinx Spartan3] FPGA chip [ISE] digital design tool

  Tap에서 and게이트를 추가 한후 배치한다.I/O Marker를 이용하여 입출력 포트를 생성한 후 이름을 설정한다.소스를 프로젝트에 추가 한 후 컴파일을 수행한다(Synthesize ... Chip SelectFamilly : Spartan3Device : XC3s200Package : PQ208Speed : -4Tool SelectSynthesis tool : XST(VHDL ... /Verilog)Simulator : iSim(VHDL/Verilog)Preterred Language : VerilogAND Gate 로직 설계File-New-Schematic 추가Symbol

  리포트 | 18페이지 | 1,500원 | 등록일 2016.09.11

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  아주대학교 논리회로 설계 과제 1. 7 Segment Decoder vhdl

  도서관에서 관련 자료를 대출하고 인터넷을 통해 VHDL에 관하여 알게 되었고 스스로 소스코드를 작성해 보았다. 처음에는 계속 오류가 났고 왜 오류인지도 몰라 계속 헤맸다. ... 처음 과제를 받았을 때는 VHDL에 관해 아무것도 알지 못했고 답답한 마음 뿐 이었다.

  리포트 | 11페이지 | 1,500원 | 등록일 2013.11.28

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  VHDL STOPWATCH 설계보고서, QUARTUS STOPWATCH 설계보고서

  VHDL 이용한 STOPWATCH 설계 과제1.설계 목적-VHDL사용법과 VHDL의 코드구조인 계층구조를 익히고 설계해본다.2.설계과정≪ VHDL 소스코드를 계층 구조로 표현하기 위한 ... 블록도 구상도 ≫VHDL 코드는 1개의 TOP모델과 3개의 SUB모델 1개의 테스트벤치 총 5개의 파일로 구성되어 있습니다.1 TOPMODEL : stopwatch2 SUBMODEL

  리포트 | 16페이지 | 5,000원 | 등록일 2014.02.28

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  08 논리회로설계실험 결과보고서(카운터)

  실험 목표VHDL을 이용하여 카운터를 설계한다.설계한 카운터를 이용하여 RoV-Lab3000의 led와 7segment가 정해진 동작을 수행하도록 한다.2. ... 실험 결과실험 1. 8비트 비동기식 업카운터 설계(1) 설계 내용1) 소스 코드2) 핀할당3) 7segment 표시결과4) 결과 분석이번 실험을 하기 전 작성했던 예비보고서에서 설계했던 ... Y값이 변화하면서 7segment의 표시 값이 0.5초의 주기로 바뀐다.실험 2. 8비트 존슨카운터 설계1) 소스 코드2) 핀 할당3) led 표시결과3번째 led 고장3번째 led

  리포트 | 5페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  아주대 OOO 교수님 논리회로 과제 4비트 9의 보수 회로

  Library ieee;Use ieee.std_logic_1164.all;Entity report1 is port( D3, D2, D1, D0 : in

  리포트 | 14페이지 | 5,000원 | 등록일 2015.03.12

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  VHDL실습 디지털시계, 1초 생성기, 60초 카운터 등

  .- 12진 카운터의 설계 소스이다. 입력이 되는 클럭은 0~11까지 카운트 하는 것을 알 수 있다. ... RTL VIEWER 결과Top Design-Vhdl-D Component를 이용한 시계설계→ 디자인 파일 추가- 시계를 설계하기 전, 저장할 폴더 안에 지금까지 만든 초 생성기, 12진 ... 1씩 증가하고 12가 되었을 때 다시 1로 돌아가는 것을 확인할수 있다.FND 디코더 설계- 12진 카운터와 60진 카운터의 시간 값을 7-세그먼트로 표현해 주기 위해 위와 같은 소스를

  리포트 | 16페이지 | 3,500원 | 등록일 2015.05.30

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