"verilog sram" 검색결과 1-20 / 49건

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  순차검출기와 32x8 sram verilog 설계

  다양한 조건을 가진 순차회로를 설계함으로써 순차논리회로의 설계 과정을 깊이 이해한다.Verilog설계- 순차 검출기의 상태도- Verilog 코드 기술SD.vmodule SD(stepCLK ... else state ... = S0;elsecase(state) S0 : if(inp) state

  리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19

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  8주차 예비보고서- 디지털 시스템 설계 및 실험

  Verilog로 작성되는 RAM은플립플롭으로 구성하므로 SRAM이라고 할 수 있다.1) static RAM cell2) Static RAM Bit Slice3) 2n-Word × 1 ... 클럭이 postive edge일 때 주소 신호로 인가된 주소 데이터에 해당하는 RAM 내부 레지스터 주소에 저장된 값을 'out_data'로 출력하는 기능이다.Verilog 문법1) ... 디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험이름 :학번 :실험제목RAM(Random Access Memory)실험목표1. 16×4RAM(

  리포트 | 4페이지 | 1,000원 | 등록일 2020.07.29

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  [LX세미콘] [R&D digital design] [학사 채용연계형 인턴] 22하 합격 자기소개서

  이를 위해 sw 상의 quantized model에서 도출된 weight, bias, scale의 data depth와 width를 고려하여 RAM을 design하고 RTL 검증 과정을 ... [RAM 모델링 및 컨트롤러를 포함한 AI 가속기 설계 경험]AIX 설계 경진대회에서 vivado tool을 사용하여 정보 저장 및 처리에 필요한 RAM과 컨트롤러를 설계하며 메모리 ... 이를 위해서는 디지털 시스템과 verilog, FPGA 등 개발 tool에 대한 이해가 요구되며, 제가 이러한 역량을 갖춘 지원자입니다.

  자기소개서 | 3페이지 | 4,500원 | 등록일 2022.12.26 | 수정일 2023.01.06

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  논리회로 (정연모) 기말 전체 족보 정리

  .2)state table을 그리고 jk f/f을 이용하여 회로를 그리는 과정을 보이시오.3) 이를 위한 Verilog HDL로 코딩하시오. ... ring counter5. dynamic RAM6. ... 설명하시오.4.1)SR F/F을 이용하여 memory cell의 logic diagram 과 block diagram을 그리시오.2)위 cell과 디코더를 고려하여 1024 x 8 RAM

  시험자료 | 2페이지 | 1,500원 | 등록일 2022.04.07

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  LG실리콘웍스 자기소개서

  최종적으로, spice 분석을 해 설계한 회로가 정확하게 동작하는지 확인하고 수정했습니다. ... 마이크로프로세서를 Verilog를 사용해 설계하고 Test bench를 통해 반복해서 오류를 확인하며 수정했습니다. 노력하는 과정은 힘들었지만 완성했을 때의 성취감은 컸습니다. ... Logic design 단계에서는 Verilog를 사용하여 연산 block들을 구성했습니다. Timing 문제가 발생했지만, test bench를 활용하여 오류를 고쳤습니다.

  자기소개서 | 2페이지 | 3,000원 | 등록일 2020.03.12

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  Verilog HDL을 이용한 Mu0 프로세서 구현 프로젝트 (코드, ModelSim결과 포함)

  검증 과정에서 Verilog-HDL의 코드 문법과 이론을 익힐 수 있었고, 무엇보다 수십 번 시뮬레이션을 진행하면서 Model-sim을 활용한 시뮬레이션을 좀 더 잘 활용할 수 있게 ... 또한 SYNC_RAM 출력단에 16개의 LATCH가 존재하는데, if(rw) out_data = memory[addr]; 이런 식으로 코딩을 하고 else처리를 해주지 않았기 때문에 ... control_logic모듈이 합성되어 서로 연결되어있는 모습을 볼 수 있었다.다음으로 32x16bit-memory를 합성한 결과는 아래와 같다위 사진은 memory를 합성한 결과이며, SYNC_RAM이

  리포트 | 16페이지 | 8,200원 | 등록일 2021.01.03

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  연세대학교 전기전자공학부 20-1학기 기초디지털실험 week 5 보고서

  Text-LCD Bhift000001S/CR/L××set the system00001IFNF××set CG RAM0001ACGset DD RAM001ADDread BF/address01BFACwrite ... Simulating with a waveform verifies the circuit of the text-LCD written in Verilog HDL.1. ... We also analyze the Verilog HDL code of a text-LCD and print messages by using the code.

  리포트 | 14페이지 | 3,000원 | 등록일 2020.08.18

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  서울시립대학교 전전설2 9주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

  허나, 실제로 해보니 RAM에 의도치 않은 데이터가 남아 원하는 것과 다른 구현이 나옴을 확인할 수 있었습니다.정리하면서 생각해보니, shift동작을 할 때 마다, RAM을 clear하는 ... Summarize experiment contents & purpose of this Lab이번 실험은 새로운 장치의 설명서를 보고, 원하는 동작이 필요한 명령어의 code를 찾고 이를 실제 Verilog ... Data analysis (compare results, reasons of error)1) 실습 1Text LCD의 명령어를 사용해 원하는 문자를 DD-RAM에 기록하고, LCD에

  리포트 | 27페이지 | 2,000원 | 등록일 2020.07.22 | 수정일 2020.11.08

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  임베디드 시스템 레포트

  Report # 2.I. Define the following terminologies.1. ... DIP(Dual Inline Package) and SOIC(small-outline IC): DIP 와 SOIC 는 IC 패키지의 일종이다.1) DIP- 단자방향이 두 방향이며 실장형은 ... Cycle- Duty Cycle은 신호가 시스템이 살아있는 특정 기간의 백분율로 기계 제어 방법 중 하나이다.- 백분율로 표시하며 Duty Cycle = Pulse Width(펄스 폭)(sec

  리포트 | 5페이지 | 1,000원 | 등록일 2020.11.02

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  DB하이텍 자기소개서

  최종적으로, spice 분석을 해 설계한 회로가 정확하게 동작하는지 확인하고 수정했습니다. ... 실습에서 마이크로프로세서를 설계하는 프로젝트에 도전해 Verilog를 사용해 알고리즘을 만들고 Test bench를 통해 반복해서 오류를 확인하며 수정했습니다. ... Logic design 단계에서는 Verilog를 사용하여 연산 block들을 구성했습니다. Timing 문제가 발생했지만, test bench를 활용하여 오류를 고쳤습니다.

  자기소개서 | 2페이지 | 3,000원 | 등록일 2020.03.12

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  A+ 디지털 시스템 실험 Random Access Memory (RAM) <9주차 결과보고서>

  [그림 4] 16x4 RAM FPGA 결과[그림 5] 16x4 RAM FPGA 결과토의Verilog로 RAM을 구현하기 위해 주소, 입력값, 읽기, 쓰기를 input으로 하고 출력값을 ... 구현 코드 [방법 ①]module sram(input CLK,WR,RD, input [3:0] A,D_in, output [3:0] Q);reg [3:0]memory[15:0];always ... )실험목표① 16X4 RAM(Random Access Memory)를 설계한다.② 자율적으로 메모리를 활용한 새로운 모듈을 설계한다.실험결과1. 16x4 RAM 메모리를 설계한다.

  리포트 | 4페이지 | 1,500원 | 등록일 2017.07.05

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  디지털 시스템 실험 RAM(Random Access Memory) 예비보고서

  Verilog로 작성되는 RAM은 Flip-flop으로 구성하므로 SRAM이라고 할 수 있다. ... Cell을 병렬적으로 나열되어 있으며, 여기에 Write logic과 Read logic, Bit select등을 제어신호를 더한다. ... RD=0 이면, CLK에 관계없이 A3~A0이 지정된 어드레스의 내용이 Q3~Q0으로 출력되게 하고, RD=1 이면 Q3~Q0은 하이 임피던스가 되게 한다.16x4 RAM의 Verilog

  리포트 | 5페이지 | 1,000원 | 등록일 2016.04.08

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  LPM ROM & RAM Design

  그 이외의 경우는 Z statement(High impedance)를 출력한다.Step1. ... 단계의 과정은 생략하도록 하겠다.Step2. memory_ram, tb_memory_ram verilog file< memory_ram Verilog File Code>설계된 memory_ram은 ... New Project 생성(memory_ram): 프로젝트 생성 및 Verilog 파일의 생성 및 저장의 과정은 ROM48 설계와 동일하게 진행되므로memory_ram 설계에서 이

  리포트 | 18페이지 | 2,000원 | 등록일 2013.05.27

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  verilog 7주차 Tri State buffer SRAM 보고서

  실습 내용 : Verilog Code 및 주석Tri State Buffer`timescale 1ns / 1psmodule tri_state_buff(in,out,enb);input ... (out),.enb(enb));initial begin// Initialize Inputsenb = 0;in = 0; #20in = 1; #20enb =1;in = 0; #20in ... = 1;endendmoduleBidirectional Tri-State Buffer`timescale 1ns / 1psmodule bi_tri_state_buf(in,enb,out,

  리포트 | 14페이지 | 1,000원 | 등록일 2018.12.27

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  시립대 전전설2 [9주차 결과] 레포트

  0으로 하여 커서를 home 위치로 옮긴다.Cursor homeDD RAM의 내용은 변경하지 않고 커서만을 home 위치로 옮긴다.Entry mode set데이터를 read하거나 ... Reference (참고문헌)1) https://stackoverflow.com/questions/29412259/how-i-can-find-maximum-number-in-verilog-array2 ... Essential Backgrounds for this LabDisplayText VFD 제어 명령어Display Clear전체 화면을 지우고 어드레스 카운터를 DD-RAM 어드레스

  리포트 | 11페이지 | 2,000원 | 등록일 2019.07.29

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  전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습8 [예비레포트]

  어드레스 0으로 하여 커서를 home 위치로 옮긴다.Cursor home : DD RAM의 내용은 변경하지 않고 커서만을 home 위치로 옮긴다.Entry mode set : 데이터를 ... 이 다음에 송수신하는 데이터는 CG RAM의 데이터이다.DDRAM address Setting : Display Data RAM의 어드레스를 설정한다. ... : 화면(S/C=1) 또는 커서(S/C=0)를 오른쪽(R/L=1) 또는 왼쪽(R/L=0)으로 시프트 한다.Function set : 인터페이스에서 데이터의 길이를 8비트(DL=1)

  리포트 | 18페이지 | 1,000원 | 등록일 2017.10.19

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  전자전기컴퓨터설계2 HBE-COMBO ll VerilogHDL 실습8 [결과레포트]

  어드레스 0으로 하여 커서를 home 위치로 옮긴다.Cursor home : DD RAM의 내용은 변경하지 않고 커서만을 home 위치로 옮긴다.Entry mode set : 데이터를 ... 이 다음에 송수신하는 데이터는 CG RAM의 데이터이다.DDRAM address Setting : Display Data RAM의 어드레스를 설정한다. ... : 화면(S/C=1) 또는 커서(S/C=0)를 오른쪽(R/L=1) 또는 왼쪽(R/L=0)으로 시프트 한다.Function set : 인터페이스에서 데이터의 길이를 8비트(DL=1)

  리포트 | 22페이지 | 1,000원 | 등록일 2017.10.19

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  고려대 디지털시스템실험 (9주차 RAM)

  클럭이 postive edge일 때 주소 신호로 인가된 주소 데이터에 해당하는 RAM 내부 레지스터 주소에 저장된 값을 'out_data'로 출력하는 기능이다.Verilog 문법1) ... 따라서 이것을 always 직후에 사용하여 sensitivity list로 쓸 수 있는 것이다. @ 뒤에 신호가 등장한다면 이 신호들이 바뀔 때 @문을 통과하게 된다. ... 사용할 수 있습니다.always문은 순차 블록의 형태를 정의해 주는 것으로, 이것으로 순차 블록을 선언하면 순차 블록 내의 내용이 무한하게 반복하게 된다. always문 진입 제어는 sensitivity

  리포트 | 8페이지 | 1,000원 | 등록일 2018.10.14

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  LG전자 석사 합격 자기소개서

  또한 졸업 프로젝트로 verilog를 이용하여 FFT processor를 설계했습니다. ... Stratified sampling과 sobol sequence를 이용해 기존보다 효율적인 method를 제안하여 국제학회에서 bast paper award를 수상하였습니다.2년 차부터 ... 최근 반도체 소자의 scaling에 의해 process variation이 급증하여 이를 올바르게 분석하기 위한 statistical analysis의 중요성이 강조되고 있습니다.[

  자기소개서 | 2페이지 | 3,000원 | 등록일 2019.03.02

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  Application DesignⅡ Text-LCD Control

  어드레스 0으로 하여 커서를 home 위치로 옮긴다.Cursor home : DD RAM의 내용은 변경하지 않고 커서만을 home 위치로 옮긴다.Entry mode set : 데이터를 ... HDL Module 이름을 선택한 다음 마우스 오른쪽 버튼을 클릭하여 New Source...항목 선택한다.Verilog Test Fixture 선택하고 파일 이름을 설정한다. ... Constraints File 선택한 후 파일 이름을 설정한다.위의 파일을 연 후에 핀설정을 한다.Implement Design을 실행시켜 다시 컴파일 한다.Simulation을 선택한 후 Verilog

  리포트 | 18페이지 | 1,000원 | 등록일 2016.04.06

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