"VHDL로 FPGA" 검색결과 201-220 / 287건

• 

  2015하반기 LIG넥스원 R&D 합격 자소서

  초기에는 처음 보는 기계였기 때문에 익숙해지는데 많은 시간이 걸렸지만 중간고사 이후에는 거의 자유자재로 사용할 수 있는 수준까지 되었습니다.이외에도 학부 생활을 하면서 VHDL기반의 ... 곱셈기 및 카운터를 디자인 해보았고 fpga로 잘 설계되었는지 확인 한 경험이 있습니다.이렇듯 저는 학부 생활을 하면서 제가 좋아하고 즐거운 과목을 발견하였고, 그 지식을 활용하여

  자기소개서 | 3페이지 | 3,000원 | 등록일 2016.07.08

  다운로드 장바구니
• 

  BCD to EXCESS-3 CODE CONVERTER

  시뮬레이션으로 기능을 검증한 VHDL 모듈은 합성을 통해서 Xilinx FPGA의 라이브러리 셀로 구성된 Netlist로 변환되어야 한다.▶ UCF(User Constraints File ... ISE는 유저가 코딩한 VHDL이나 Verilog 또는 SCH를 Netlist로 만드는 과정을 수행하도록 지원한다. ... 각 프로그램을 TIMING SIMULATION과 FUNTIONAL SIMULATION을 통해 비교해보도록 한다.Xilinx ISE Webpack의 기능▶ VHDL 코드 합성Xilinx

  리포트 | 10페이지 | 1,000원 | 등록일 2010.03.26

  다운로드 장바구니
• 

  COUNTER

  시뮬레이션으로 기능을 검증한 VHDL 모듈은 합성을 통해서 Xilinx FPGA의 라이브러리 셀로 구성된 Netlist로 변환되어야 한다.▶ UCF(User Constraints File ... 코드 합성Xilinx ISE는 유저가 코딩한 VHDL이나 Verilog 또는 SCH를 Netlist로 만드는 과정을 수행하도록 지원한다. ... PRE REPORTCounterrh자일링스의 '스파르탄-3A DSP Hyperlink "http://www.eetkorea.com/SEARCH/ART/FPGA.HTM" FPGA 에디션

  리포트 | 11페이지 | 1,000원 | 등록일 2010.03.26

  다운로드 장바구니
• 

  DECODER

  " FPGA 에디션 2.0'Xilinx ISE Webpack의 기능▶ VHDL 코드 합성Xilinx ISE는 유저가 코딩한 VHDL이나 Verilog 또는 SCH를 Netlist로 ... 시뮬레이션으로 기능을 검증한 VHDL 모듈은 합성을 통해서 Xilinx FPGA의 라이브러리 셀로 구성된 Netlist로 변환되어야 한다. ... REPORTThe usage of Xilins ISE on Spartan-3자일링스의 '스파르탄-3A DSP Hyperlink "http://www.eetkorea.com/SEARCH/ART/FPGA.HTM

  리포트 | 9페이지 | 1,000원 | 등록일 2010.03.26

  다운로드 장바구니
• 

  Capstone Design

  LAY-OUT 화면그림 4 PCB기판으로 회로 제작[VHDL 소스]top.vhdtext_lcd.vhdps2.vhdrs232.vhd1. ... 과제개발의 개요(1) 과제개발 요약교육용 FPGA 키트 (HBE-COMBO)를 이용하여 간단한 논리회로의 설계에서 통신용 IC(UART : universal asynchronous ... receiver/transmitter)를 설계한다.(2) 과제수행 과정① HBE-COMBO 트레이닝 키트 구입 후 간단한 논리회로 설계② UART 소스 분석③ 한백전자를 방문하여 FPGA를

  리포트 | 23페이지 | 8,000원 | 등록일 2007.01.09

  다운로드 장바구니
• 

  DECODER, ENCODER

  시뮬레이션으로 기능을 검증한 VHDL 모듈은 합성을 통해서 Xilinx FPGA의 라이브러리 셀로 구성된 Netlist로 변환되어야 한다.▶ UCF(User Constraints File ... 합성Xilinx ISE는 유저가 코딩한 VHDL이나 Verilog 또는 SCH를 Netlist로 만드는 과정을 수행하도록 지원한다. ... 한 개의 7-segment표시창은 0부터 9까지 표시하며 네 개의 표시창을 합하면 0000에서부터 9999까지 표시할 수 있다.Xilinx ISE Webpack의 기능▶ VHDL 코드

  리포트 | 13페이지 | 1,000원 | 등록일 2010.03.26

  다운로드 장바구니
• 

  C 기반 ALU 설계. 컴퓨터구조 ALU 설계 과제

  최소의 지연시간 Modelsim 으로 확인하려 했지만 , 에로사항 ( 소스 에러 ) 으로 실패참고문헌 ( Verilog_HDL 을 이용한 ) FPGA 설계 이론 및 실습 : Xilinx ... Master3 / 송태훈 / 홍릉과학 ( Altera Quartus 2 와 Modelsim 을 사용한 ) Verilog HDL 논리회로 설계 / 이승호 / 한티미디어 컴퓨터구조 설계 : VHDL

  리포트 | 33페이지 | 3,500원 | 등록일 2013.01.28

  다운로드 장바구니
• 

  FF, SP CONVERSION

  시뮬레이션으로 기능을 검증한 VHDL 모듈은 합성을 통해서 Xilinx FPGA의 라이브러리 셀로 구성된 Netlist로 변환되어야 한다.▶ UCF(User Constraints File ... ISE는 유저가 코딩한 VHDL이나 Verilog 또는 SCH를 Netlist로 만드는 과정을 수행하도록 지원한다. ... 또한 F/F를 이용하여 8-bit serial-to-parallel register를 설계하고 시뮬레이션 해본다.Xilinx ISE Webpack의 기능▶ VHDL 코드 합성Xilinx

  리포트 | 14페이지 | 1,000원 | 등록일 2010.03.26

  다운로드 장바구니
• 

  ADDER COMPARATOR

  시뮬레이션으로 기능을 검증한 VHDL 모듈은 합성을 통해서 Xilinx FPGA의 라이브러리 셀로 구성된 Netlist로 변환되어야 한다.▶ UCF(User Constraints File ... ISE는 유저가 코딩한 VHDL이나 Verilog 또는 SCH를 Netlist로 만드는 과정을 수행하도록 지원한다. ... 코드를 완성한 후TIMING SIMULATION과 FUNTIONAL SIMULATION을 통해 결과값을 확인해본다.Xilinx ISE Webpack의 기능▶ VHDL 코드 합성Xilinx

  리포트 | 21페이지 | 1,000원 | 등록일 2010.03.26

  다운로드 장바구니
• 

  Quartus

  AHDLAHDL(Altera Hardware Description Languag)은 복합 프로그램이 가능한 논리 소자(CPLD)와 현장 프로그램이 가능한 게이트 머레이(FPGA)를 ... VHDL은 원래 미국 국방부에서 주문형 집적회로(ASIC)의 문서화에 사용하기 위해 만든 언어였다. ... ALTERA사의 quartus와 (max+)의 컴파일러로 컴파일하며, 이 언어는 C 같은 문법을 가지고 VHDL와 비슷하게 동작한다.

  리포트 | 1페이지 | 1,000원 | 등록일 2010.06.18

  다운로드 장바구니
• 

  vhdl 을 이용하여 만든 스탑워치 소스

  u4 : cnt_one2six port map(clk => clk_1khz, reset => reset, value => tmp_value); u5 : mux_ctrl port map(sel ..

  리포트 | 5페이지 | 5,000원 | 등록일 2006.12.22

  다운로드 장바구니
• 

  Altera FPGA 와 Max+2 를 이용한 알람 기능의 디지털 시계 설계 및 구현

  - inc_DSP_indicator : Chagne_mode가 변경시키는 모드 신호를 참조하여 해당 시그널의 정보를 할당하여준다. 여기서는 하나의 segment 점멸정보를 8bit의 Com신호의 설정상태를 확인하여 해당 7segment 활성화 하여 숫자를 Display..

  리포트 | 41페이지 | 2,500원 | 등록일 2007.03.29

  다운로드 장바구니
• 

  vhdl을 이용한 디지털시계+스탑워치 설계

  기능시계 Run/Set 모드 - 모드 변경키를 이용하여 Run/Set 모드 변경 가능날짜 Run/Set 모드 - 날짜 모드 진입 후 최초 Run 모드 - Key[2]를 누르면 Set모드 진입, 계속 누를 시 다시 Run모드 - 각각의 월에 따른 일 지원(..

  리포트 | 13페이지 | 무료 | 등록일 2012.06.28 | 수정일 2018.05.29

  다운로드 장바구니
• 

  임베디드 stopwatch

  임베디드 관련 자료로서 FPGA로 stop watch 를 구현한 vhdl 프로젝트이다.

  리포트 | 3,000원 | 등록일 2005.07.10

  다운로드 장바구니
• 

  VHDL

  대내 용회로 크기1970수작업 회로 설계 -> CAD로의 변화TTL, Memory의 상용화1,000 Gates 급1980CAE의 도입, Simulator 탄생CPU의 탄생ASIC과 FPGA의 ... VHDL이란-VHDL이란 VHSIC Hardware Description Language의 약자로 반도체 회로 설계용 언어-VHDL은 Word Processor처럼 회로 설계를 위한 ... VHDL의 역사연 도내 용비 고1985DoD (미국방성)의 VHSIC (Very High Speed IC) 개발 계획의 일환으로 탄생보고서 수준1986Vantage에서 VHDL Simulator

  리포트 | 6페이지 | 1,000원 | 등록일 2010.05.11

  다운로드 장바구니
• 

  FPGA 트레이닝키트 사용 (결과보고서)

  대부분의 FPGA는 프로그래밍가능 논리 요소 (FPGA 식으로는 논리 블록이라고도 함)에 간단한 플립플롭이나 더 완벽한 메모리 블록으로 된 메모리 요소를 포함하고 있다.프로그램이 가능한 ... 제조사는 설계 이후에 수정할 수 없도록 할당된 덜 유연한 FPGA 버전으로 싸게 팔 수 있다. ... 이런 설계개발은 일반적인 FPGA에서 만들었고 좀 더 ASIC와 비슷한 고정된 버전으로 변경되었다.

  리포트 | 8페이지 | 1,000원 | 등록일 2015.08.25

  다운로드 장바구니
• 

  VHDL - 디지털 스톱워치(Digital Stop Watch) 프로젝트

  switch로 control- 시간, 분, 1/100초 단위까지 있어서 세밀하게 시간을 측정할 수 있다▼ 사용된 툴과 키트 소개- 사용 툴 : Quartus2- 키트 : HBE-COMBO2[FPGA ... VHDL Source/Waveform? hz : 1kHz Clock으로부터 1/100초인 ??? ... 프로젝트 목표- VHDL에 프로그램을 작성하여 다수의 7segment로 디지털 스톱워치를 만들 수 있다.4.

  리포트 | 19페이지 | 2,000원 | 등록일 2011.03.01 | 수정일 2021.07.04

  다운로드 장바구니
• 

  [토끼] BCD to EX-3 code converter (combinational circuit)

  를 Excess-3 code로 변환하는 조합회로를 설계하는 실습으로, schematic diagram 을 그려서 또 하드웨어를 HDL로 기술하여 simulation 으로 검증하고 FPGA ... 사용한 회로도 >< NAND gate 와 Inveter 의 수를 줄인 최종 구현 회로도 >최종적으로 최적화 시킨 회로이다.불필요한 인버터를 모두 줄이고 필요한 게이트만 위치시켰다.< VHDL ... input NAND,a 2-input NOR, and 2-2 AOI6. verification1~6번 까지는 책에 이미 나와 있는 내용이므로 생략하기로 한다.5.Schematic and VHDL

  리포트 | 7페이지 | 5,000원 | 등록일 2011.04.10 | 수정일 2020.07.16

  다운로드 장바구니
• 

  논리회로설계실험 FSM moore LCD (결과보고서)

  1. Introduction-state the problem what you solved(a brief summary)>>FSM이란?[컴퓨터] ①가질 수 있는 상태의 수가 유한한 기계. 현재의 컴퓨터는 이 유한 상태 기계에 속한다.②유한 개의 상태와 이런 상태들 간의 ..

  리포트 | 19페이지 | 1,000원 | 등록일 2015.08.25

  다운로드 장바구니
• 

  [verilog]BCD 덧셈기와 Finite state machine을 사용하는 간단한 게임기 설계

  ●BCD 1자리는 4비트로 구성되기 때문에 입력 값을 4비트로 받는다.●BCD 1자리와 1자리를 더해서 캐리가 발생하면 cout에 저장한다.●보정 여부를 결정하기 위해서 덧셈의 임시 저장 값(sum_temp)을 5비트로 지정하였다.●덧셈을 하여 9가 넘으면 6을 더해서..

  리포트 | 17페이지 | 5,000원 | 등록일 2013.12.26 | 수정일 2023.03.10

  다운로드 장바구니