"VHDL설계" 검색결과 21-40 / 993건

• 

  vhdl MEMORY 설계

  [RTL 뷰어]RTL뷰어를 통해 D-F/F가 1개 있는 것을 확인하였다.ROM 설계오른쪽 그림과 같은 4Byte(8bit)의 ROM을 설계입력? CLK : 읽기 기준 동기 클럭? ... [RTL 뷰어]D/F-F은 variable 변수로 인해하나만 생성된 것을 확인RAM 설계오른쪽 그림과 같은 쓰기 포트와 읽기 포트가 분리된8byte Dual Port RAM 설계? ... VHDLMEMORY 설계-6차-Contents01실습목적02이론03실습내용 및 실습결과-Signal-Variable-ROM-RAM04실습소감01 실습목적Signal과 Variable의

  리포트 | 10페이지 | 2,000원 | 등록일 2017.11.26 | 수정일 2019.06.13

  다운로드 장바구니
• 

  VHDL실습 상태머신 설계

  VHDL 레포트1.서론(1) state machine(2) BCD Counter(3) Gray Code Counter(4) Dual Counter(5) Stepping Motor(6 ... RTL뷰어를 통해 내가 설계한 것을 확인할 수 있다.ADC제어기 설계6~15 번째 줄? 입출력포트를 정의해주었다.18 번째 줄? ... RTL뷰어를 통해 설계된 것을 확인할 수 있다.Dual counter 설계6~14 번째 줄? 입출력 포트를 정의해주었다.17 번째 줄?

  리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

  다운로드 장바구니
• 

  VHDL VLSI SOC 설계 doorlock

  1. door_locklibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity door_lock is Port ( CL..

  리포트 | 8페이지 | 1,000원 | 등록일 2018.11.18

  다운로드 장바구니
• 

  VHDL실습 메모리(ROM,RAM)설계

  VHDL 레포트1.서론 - (1) signal vs variable(2) ROM vs RAM2.실습내용 - (1) signal(2) variable(3) ROM(4) RAM1.서론( ... RAM 설계Address = 3bit (번지가 8개이므로)위의 그림과 같이 쓰기 포트와 읽기 포트가 분리된 8byte Dual Port RAM을 설계한다.입출력포트? ... ROM 설계Address = 2bit (4번지이므로)위의 그림과 같은 4byte Read Only Memory를 설계한다. 총 32bit로 4byte이다.입출력포트입력신호?

  리포트 | 10페이지 | 2,000원 | 등록일 2019.04.20

  다운로드 장바구니
• 

  VHDL 카운터 설계 및 시뮬레이션

  카운터 설계 밑 시뮬레이션VHDL 3차 REPORT목차Ⅰ. 실습목적Ⅱ. ... 실습내용 및 결과(1) 16진 카운터-VHDL 코드Reset이 걸리지 않는 한 0에서 15까지 증가하는 15진 카운터의 VHDL 코드를 작성한다.nRst 의 값이 0일 때 Cnt의 ... 코드를 짜보고 쿼터스를 통해 시물레이션 돌린 뒤 실습보드에 다운 받아 그 결과를 확인한다.또한, VHDL의 문법 반복문 process문과 if문을 이해한다.Ⅱ.

  리포트 | 18페이지 | 2,000원 | 등록일 2017.11.26 | 수정일 2018.08.27

  다운로드 장바구니
• 

  VHDL VLSI SOC 설계vending machine

  1. vendinglibrary ieee;use ieee.std_logic_1164. all;use ieee.std_logic_unsigned. all;use ieee.std_logic_arith.all;entity vending is port( clk : in..

  리포트 | 3페이지 | 1,000원 | 등록일 2018.11.18

  다운로드 장바구니
• 

  VHDL VLSI SOC 설계step motor

  스텝모터\\\\\\\\\\\\\\\\\\\\\\\\\\\\library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity motor1_ro..

  리포트 | 11페이지 | 1,000원 | 등록일 2018.11.18

  다운로드 장바구니
• 

  VHDL VLSI SOC 설계stop watch

  library ieee;use ieee.std_logic_1164. all;use ieee.std_logic_unsigned. all;use ieee.std_logic_arith.all;entity counter3_1 isport (clk : in std_logic;r..

  리포트 | 13페이지 | 1,000원 | 등록일 2018.11.18

  다운로드 장바구니
• 

  VHDL스탑와치 설계

  Stop Watch 설계 최종보고2013. 12.09 정보통신공학부 10조 2011213730 윤성환 2005211757 황대희 2011213731 홍진호Project 설명 Stop

  리포트 | 9페이지 | 1,000원 | 등록일 2014.12.01

  다운로드 장바구니
• 

  VHDL에 의한 논리 시스템 해석 및 설계

  VHDL을 Standard화 시킴으로써 본격적으로 반도체 회로 design에서 VHDL을 사용하는 새로운 국면을 맞게 되었다.VHDL을 표준화시킨 목적은 반도체 설계자로 하여금 보다 ... VHDL에 의한 논리 시스템 해석 및 설계12.1 하드웨어 기술언어의 개요하드웨어 기술 언어 (HDL : Hardware Description Language)는 회로 설계용 언어를 ... 당시의 미국방성은 일종의 의문도 가지고 있었지만 점점더 복잡해져갈 반도체 회로 설계의 미래를 대비하며 회로 설계의 효율성을 증대 시키기 위해 VHDL을 만든 것이다.

  리포트 | 38페이지 | 5,000원 | 등록일 2017.12.30

  다운로드 장바구니
• 

  VHDL을 이용한 디지털 시계 설계

  introduction 이번 실습은 VHDL을 이용한 디지털 시계 설계로 분주회로를 설계하는 방법을 학습한 후, Training Kit를 통해 7-segment와 LCD로 검증하였다

  리포트 | 20페이지 | 3,000원 | 등록일 2014.11.04 | 수정일 2022.11.04

  다운로드 장바구니
• 

  VHDL을 이용한 순차회로 설계

  Introduction 10주차 실습이었던 VHDL을 이용한 순차회로 설계는 3가지 쉬프트, circular shift, logicla shift, arithmetic shift를 ... 이 3가지의 쉬프트를 구분하기 위해 mode와 direction을 변수로 두고 각각의 조합으로 총 6가지를 설계하였다. ... logical 왼쪽 > < Arithmetic 오른쪽 >< Arithmetic 왼쪽 > Code Conclusion & Evaluation 이번 실습은 3가지 방식의 shift를 설계하여

  리포트 | 16페이지 | 2,000원 | 등록일 2014.11.04 | 수정일 2022.11.04

  다운로드 장바구니
• 

  [VHDL]엘리베이터 설계

  Test_ele.vhd 코드분석library ieee; --라이브러리 로드use ieee.std_logic_1164.all; --라이브러리 로드use ieee.std_logic_unsigned.all ; --라이브러리 로드en..

  리포트 | 11페이지 | 3,500원 | 등록일 2011.07.11

  다운로드 장바구니
• 

  [VHDL] 디멀티플렉서 설계

  [그림 3-26] 블록도와 진리표 같이 동작하는 디멀티플렉서를 설계하라. ... 이것은 VHDL이 합성되는 과정에서 그 전의값을 유지하기 위해 래치를 포함시키기 때문이다. ... 따라서 본 실습에서는 디멀티플렉서의 동작을 이해하고, VHDL이 회로로 합성되는 과정을 이해한다.∙ 실습 내용1.

  리포트 | 4페이지 | 1,000원 | 등록일 2012.12.16

  다운로드 장바구니
• 

  VHDL을 이용한 digital watch 설계

  계층구조를 사용하여 디지털시계를 VHDL로 구현하고 DE2 보드동작을 확인한다.? VHDL로 설계한 코드를 Schematic으로 변환하여 같은지 확인한다.? ... 시뮬레이션 및 실습① 2x1 MuxⓐVHDLAnd, Or, Not게이트를 하위디자인으로 설계된 2x1Mux의 VHDL이다. ... 디지털시계의 설계는 이전에 실습한 Mux, Counter등으로 이루어져있으므로 각각의 기능을 하도록 설계한후 그 기본기능을 바탕으로 Top디자인에서 재구성하는 방법으로 설계하게된다.

  리포트 | 19페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

  다운로드 장바구니
• 

  VHDL 시계 설계

  즉 VHDL로 설계한 것을 보면 key_1 가 rising_edge 일 때 발생을 하며, cnt 값이 3일 때 “00으로 초기 값을 설정해주고 만약 그렇지 않으면 하나씩 값을 더해 ... _1, Key_2) VHDL 설계⇒ 보시는 것과 같이 2개의 키 버튼 즉 key_1 와 key_2 의 버튼을 누를시 초, 분, 시를 선택할수 있고, 또한 초, 분, 시 의 값을 증가할수 ... ♣ 2버튼 디지털 시계 설계▶작동 방법 : 앞에서 했던 디지털 시계설계는 3개의 버튼으로 초, 분, 시를 설정할수 있었지만 이번에 설계하는 디지털 시계는 2버튼으로 설계를 해보았습니다

  리포트 | 17페이지 | 25,000원 | 등록일 2011.04.07

  다운로드 장바구니
• 

  VHDL 설계-encoder

  테스트벤치 또한 일반적인 VHDL 코드와 같은 구성을 가진다. ... 개요- 교과서를 참고하여 664 Decoder 혹은 646 Priority Encoder를 설계한다.- 전체 decoder 혹은 encoder의 enable 신호는 본인의 학번으로 ... O'78번째I' - O'0- 학번: 200720096- 8로 나눈 나머지: 0 (8번째)☞ Input과 Output 모두 Active Low인 646 Priority Encoder설계

  리포트 | 15페이지 | 2,000원 | 등록일 2012.07.12

  다운로드 장바구니
• 

  VHDL을 이용한 VGA Pattern Generator 설계

  실습목표 :① 3색 세로줄 패턴을 VHDL로 설계 및 DE2동작확인하기② 3색 본인이름을 VHDL로 설계 및 DE2동작확인하기③ 4색 가로줄그라데이션을 VHDL로 설계 및 DE2동작확인하기④ ... 위 세가지를 State Machine으로 설계 및 DE2동작확인하기3. ... VHDL 및 실습ReportVGA Pattern Generator제출일2013년 5월 19일최종기한2013년 5월 20일담당교수최 종 성 교수님학과전 자 공 학 과학번2009144029이름우

  리포트 | 16페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

  다운로드 장바구니
• 

  VHDL을 이용한 산술연산회로설계

  VHDL을 이용한 산술연산회로설계 B반 5조 2009312075 차승현 2013. 04. 16 Introduction 6주차 실습이었던 산술연산회로설계는 Booth곱셈기와 Alu로 ... 사용하여 설계 한다. ... ALU ■ 명령어 테이블을 기반으로 설계한다. ■ 연산의 캐리아웃은 무시하고 8bit 출력을 사용하여 설계 한다. ■ 주어진 entity 내용을 이용하여 설계하여 시물레이션 수행시

  리포트 | 25페이지 | 2,000원 | 등록일 2014.06.10 | 수정일 2022.11.07

  다운로드 장바구니
• 

  VHDL을 이용한 가산기설계 2

  VHDL을 이용한 가산기설계 2 B반 5조 2009312075 차승현 2013. 04. 10 Introduction 5주차 실습이었던 가산기 설계 실습은 저번 주 실험과 주제는 일치하였다 ... GP Full Adder GP Full Adder은 저번 실습 때 설계한 Full Adder와 비슷한 형태이다. ... 그렇기 때문에 저번 실습시간에 설계했던 Ripple Carry Adder와 달리 CLA는 연산에 이용될 input의 bit가 커지더라도 연산에 필요한 시간에는 큰 차이가 없다는 것이

  리포트 | 19페이지 | 2,000원 | 등록일 2014.06.10 | 수정일 2022.11.07

  다운로드 장바구니