"VHDL설계" 검색결과 41-60 / 993건

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  VHDL 8비트 CPU설계

  본론 내용ⅰ) CUP의 기본구성 및 동작원리ⅱ) 디코더 설계ⅲ) 레지스터 설계ⅳ) MUX 설계ⅴ) 가산기 설계ⅵ) ALU 설계ⅶ) 시프트 설계ⅷ) 종합적인 CUP설계4. ... 연구제목8비트 CUP 설계2. 목적지금까지 배운 것을 기반으로 하여 8비트 CUP설계를 하여 구현을 해본다.3. ... 이런 호출과 해독을 담당하면서 하나의 데이터를 처리하고, 다른 데이터를 처리하는 등의 조정 역할을 함 ⇒ 제어기능그림 ) CUP의 블록도2) Decoder 설계그림 ) 디코더 부분의

  리포트 | 29페이지 | 10,000원 | 등록일 2012.12.18 | 수정일 2019.05.30

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  VHDL을 이용한 엘리베이터 설계

  [Project 2] VHDL을 이용한 엘리베이터 설계1. ... 테스트 벤치 또한 일반적인 VHDL 코드와 같은 구성을 가진다. ... 입력 층수는 외부버튼과 엘리베이터 내부의 버튼을 ‘in_floor' 신호 하나로 통합하여 설계하였다.클럭과 리셋 신호는 ‘0’과 ‘1’을 가지는 std_logic 타입이고, 설계 층수가

  리포트 | 6페이지 | 4,000원 | 등록일 2011.07.05 | 수정일 2014.10.22

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  [VHDL] Leading one 카운터 설계

  앞에 나오는 ‘1’개수만을 카운트하고, 입력벡터에서 ‘0’이 나왔을 때 카운트 동작을 멈추게하는 설계이다. ... 이 설계에서는많은 부분이 ‘1’개수 카운터와 유사하지만 입력벡터에서 ‘0’이 나왔을 때 카운트 동작을 멈추게 하는 다른 조건을 이용해서 loop에서 나와야 한다. ... .∙ 실습 내용앞에서 ‘1’의 개수를 카운트하는 설계에서는 입력되는 2진 벡터에 있는 모든 ‘1’을 카운트하지만 여기에서는 중간에 ‘0’이 있으면 카운트 동작을 멈추고 값을 출력한다

  리포트 | 3페이지 | 1,000원 | 등록일 2012.12.18

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  [VHDL] 전감산기의 설계

  전감산기를 설계하는 과정을 통해 조합논리회로를 VHDL로 설계하는 방법을 공부한다. 또한 이 실습을 통해 if~end if 구문을 배울 수 있다.3. ... VHDL로 설계한 전감산기를 컴파일, 시뮬레이션하고 시뮬레이션 결과를 진리표와 비교한 후 아래에 보여라.Schematic 설계의 시뮬레이션과 같은 방식으로 시뮬레이션 하였다.Xi,Yi ... 다음 표는 입출력에 할당된 장치의 종류이다.전감산기의 Schematic과 VHDL 설계 두 설계에서 생성된 pof 파일을 DigComV32 키트에 다운로드하여 실행한 결과를 진리표와

  리포트 | 6페이지 | 1,000원 | 등록일 2012.12.13

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  vhdl 기본적인 논리회로 설계

  설계하거나 VHDL과 같이 택스트로 프로그래밍하여 설계할 수이 있다. ... ·VHDL 설계 실습 결과보고서VHDL Lab_01일시2013-9-24전공실습시간학번이름제목기본적인 디지털 논리회로의 설계실습 목적디지털 논리회로는 schematic과 같이 그래픽으로 ... 본 실습에서는 기본 논리 게이트로 구성된 회로를 schematic과 VHDL로 각각 설계하여 시뮬레이션하고 DigComV32에 다운로드하는 과정을 실습함으로써 논리회로 설계 과정과

  리포트 | 3페이지 | 1,000원 | 등록일 2013.10.30

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  VHDL를 활용한 EE ATM 설계하기

  이 무인시스템이 만들어지려면 전자공학의 디지털 논리 설계가 꼭 들어가야 하는데, 이는 시스템 설계에 매우 중요한 부분을 차지한다. ... 그래서 우리는 무인시스템에 디지털 논리설계를 인용해 보고자 ATM(Automatic Teller Machine)을 설계하고자 한다. ... 입력하며 LCD를 표시하도록 설계하였다.

  리포트 | 20페이지 | 2,000원 | 등록일 2013.08.11

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  Xilinx VHDL을 활용한 슬롯머신 설계

  과제의 필요성주어진 소프트웨어와 하드웨어로 가능한 창의적인 작품을 설계하는 능력과 VHDL코드 작성능력을 향상시키고 팀 프로젝트를 함으로써 역할 분담 및 자기가 할당 받은 일을 수행할 ... 과제의 목표- 설계 제한 요소 반영- 분석 : 주어진 EDA lab 3000은 LCD창 한 개와 7-segment 6개 LED8개 버튼4개가 우리가 B2 : in

  리포트 | 25페이지 | 3,000원 | 등록일 2013.06.01 | 수정일 2019.01.02

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  VHDL 설계과제 LINE TRACER

  기 말 프 로 젝 트 보 고 서- VHDL 설계과제 : LINE TRACER -1. ... 프로젝트 고찰3.1 프로젝트 결과에 대한 고찰▶ VHDL를 통한 라인 트레이서 설계 프로젝트를 통하여 VHDL이라는 언어를 이해하고 사용에 익숙해지고 더불어 디지털 논리 회로 설계에 ... 작동을 VHDL을 통해 구현하기가 쉽지가 않았다.

  리포트 | 6페이지 | 5,000원 | 등록일 2012.03.11

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  VHDL을 이용한 ALU 설계

  1. Background- 산술논리 연산장치 ALU는 중앙처리장치의 일부로서 컴퓨터 명령어 내에 있는 연산자들에 대해 연산과 논리동작을 담당한다. 일반적으로 ALU는 입력된 연산자와, 현재 더해지고 있는 연산자, 누산기에 저장된 결과, 그리고 시프트된 결과들을 저장하기..

  리포트 | 9페이지 | 2,000원 | 등록일 2010.10.14

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  VHDL을 이용하여 다양한 state machine 설계

  실습목표 :1) BCD코드의 상태도를보고 VHDL로 설계해본다.2) Gray코드의 상태도를보고 VHDL로 설계해본다.3) Dual카운터를 VHDL로 설계해본다.4) Stepping ... Motor을 VHDL로 설계해본다.3. ... 설계 및 시뮬레이션1) BCD코드① VHDL코드state_type인 타입을 빨간네모부분처럼 선언해준뒤 signal state를 그 타입으로 지정해준다.

  리포트 | 17페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  VHDL을 이용한 디지털시계설계

  전체적인 디지털시계설계 소개- VHDL 구문을 이용하여 디지털시계를 설계하는 것이며 7-Segment의 동작원리에 대해서 이해하고, VHDL을 이용한 7-Segment 제어 방법을 ... 오전/오후 표시 회로 설계2-5. 시간 설정 회로2-6. 7-Segment2-7. 애노드 공통형 & 캐소드 공통형3. VHDL을 이용한 디지털시계4. VHDL Code5. ... VHDL을 이용한 디지털시계(Digital Watch)① 시간표시 기능(시, 분, 초), 시간수정기능, 스톱워치 기능이 되면 디지털 시계설계② 모드 선택과 시간수정은 버튼을 이용하여

  리포트 | 31페이지 | 1,000원 | 등록일 2011.12.30

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  [VHDL][논리회로] 시계설계(서브모듈이용)

  [VHDL][논리회로] 시계설계(서브모듈이용)A+받은 설계 입니다플래그도 이용

  리포트 | 1,000원 | 등록일 2014.11.15 | 수정일 2021.06.09

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  VHDL를 이용한 LCD 설계

  동작하기 위해 ISE를 통해 구조를 파악하여 설계한다.- KIT동작을 위해 최소한 6개 이상의 process문을 이용하여 설계한다.- FPGA_CLK, FPGA_RSTB의 변화에 ... STD_LOGIC_VECTOR(1 downto 0); LCD_EN : out STD_LOGIC;LCD_D : out STD_LOGIC_VECTOR(7 downto 0));end LCD_TEST;( VHDL ... 과 목 : 논리회로설계실험과 제 명 : LCD담당교수 : 김 종 태학 과 : 전자전기공학학 년 : 3 학 년학 번 :이 름 :제 출 일 : 08. 05. 28IntroductionLCD을

  리포트 | 16페이지 | 1,000원 | 등록일 2010.05.27

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  [VHDL] 7-세그먼트 디코더 설계

  본 실습에서는 스위치 입력으로 저장된 0x0~0xF 사이의 한 자리 16진수를 7세그먼트에 출력하기 위한 디코더를설계한다.∙ 실습 내용[그림 3-23]은 DigComV32에서 7-세그먼트의

  리포트 | 5페이지 | 1,000원 | 등록일 2012.12.16

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  VHDL Stop Watch를 이용한 스톱워치 설계

  설계 VHDL Simulation값4............. Segment 동작사진5............. ... VHDL Stop Watch 설계 목차1............. 실험 내용 및 목적2............. 소스작성 및 분석3............. ... 비고 및 소감< 설계 내용 및 목적 >- 1 MSEC의 단위로 0~9999 Msec까지 범위의 작동하는 스톱워치를 설계하고 실제로 확인하라.< 소스작성 및 분석 >- 도입부는 시작(

  리포트 | 7페이지 | 1,500원 | 등록일 2012.11.17

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  VHDL STOPWATCH 설계보고서, QUARTUS STOPWATCH 설계보고서

  VHDL 이용한 STOPWATCH 설계 과제1.설계 목적-VHDL사용법과 VHDL의 코드구조인 계층구조를 익히고 설계해본다.2.설계과정≪ VHDL 소스코드를 계층 구조로 표현하기 위한 ... 블록도 구상도 ≫VHDL 코드는 1개의 TOP모델과 3개의 SUB모델 1개의 테스트벤치 총 5개의 파일로 구성되어 있습니다.1 TOPMODEL : stopwatch2 SUBMODEL

  리포트 | 16페이지 | 5,000원 | 등록일 2014.02.28

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  VHDL를 이용한 Memory 설계

  downto 0);di : in STD_LOGIC_VECTOR (3 downto 0);do : out STD_LOGIC_VECTOR (3 downto 0));end raminfr;( VHDL ... CLK으로 CLK이 rising edge일 때 RAM이 동작하게 설계해주고 설계 시 enable 과 write enable은 쉽게 헷갈릴 수 있는데 우선적으로 enable이 1일 때 ... 과 목 : 논리회로설계실험과 제 명 : Memory담당교수 : 김 종 태학 과 : 전자전기공학학 년 : 3 학 년학 번 :이 름 :제 출 일 : 08. 05. 07IntroductionRam의

  리포트 | 9페이지 | 1,000원 | 등록일 2010.05.27

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  성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter

  성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter입니다.당시 한태희 교수님이셨고, 두번째 과제였습니다.8bit decimal Counter schematic ... 및 소스코드 첨부합니다.modelsim 상에서 VHDL파일로 실행가능합니다.

  리포트 | 1,000원 | 등록일 2017.05.23

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  VHDL을 사용하여 piezo를 이용한 녹음피아노 설계

  설계 피피티, 소스 포함

  리포트 | 39페이지 | 3,000원 | 등록일 2013.06.20 | 수정일 2016.06.21

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  디지털 시스템 설계 디지털 도어락 VHDL 레포트

  초기상태를 두어 start버튼을 눌렀을 때, 입력이 실행될 수있도록 설계하였다.10진수 4자리의 비밀번호를 입력하면 기존에 설정되어있는비밀번호와 대조하여 일치한다면 문이 열린다.Open상태일 ... VHDL 코드(스위치 디코더)VHDL 코드(비밀번호 입력)VHDL 코드(비밀번호가 맞을 때의 동작)VHDL 코드(비밀번호 수정)VHDL 코드(비밀번호가 틀릴 때의 동작)VHDL ... 코드(Res 에 따른 LED출력)VHDL 코드(Seg 디코더)VHDL 코드(Seg 분할 및 출력)

  리포트 | 25페이지 | 3,000원 | 등록일 2014.06.06

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