"VHDL설계" 검색결과 121-140 / 993건

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  vhdl을 이용한 tri state설계 소스

  library IEEE;use IEEE.std_logic_1164.all;entity tri_sel is port( sel,input :in std_logic; output:out std_logic);end tri_sel;architecture test of tr..

  리포트 | 2페이지 | 1,000원 | 등록일 2010.04.07

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  VHDL을 이용한 마이크로프로세서설계

  VHDL을 이용하여 간단한 MicroProcessor를 설계 - ROM에있는 데이터를 ProgramCounter(PC)에 의해 순차적으로 실행하여 OPCODE분석을 하여

  리포트 | 11페이지 | 4,900원 | 등록일 2007.12.08

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  VHDL을 이용한 TLC설계,개선사항,Traffic light controller설계 집적설계

  straight, left) goNS goSN goWE goEW Car led mode North East South West Red Green0 Green14 거리 교통 신호 제어기 설계

  리포트 | 22페이지 | 1,000원 | 등록일 2010.06.05

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  VHDL을 이용한 TLC설계,개선사항,Traffic light controller설계 집적설계

  Traffic Light ControllerKano analysis Essential Impressive Impressive Indifference Indifference One-dimensional Impressive One-dimensional Indifferenc..

  리포트 | 25페이지 | 1,000원 | 등록일 2010.06.05

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  vhdl을 이용한 무인 dvd방 운영 시스템 설계

  VHDL coding5. ... 다르면 0을 출력한다.www.themegallery.comCompany Logo구조도www.themegallery.comCompany LogoVHDL coding(1) centerVHDL

  리포트 | 14페이지 | 1,500원 | 등록일 2010.11.09

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  아주대학교 논리회로 설계 과제 1. 7 Segment Decoder vhdl

  -7 Segment decoder를 이용해 학번을 출력-설계 방식은 if, case, with ~select, when 등을 택해서 설계-Block diagram이나 Structure ... 처음 과제를 받았을 때는 VHDL에 관해 아무것도 알지 못했고 답답한 마음 뿐 이었다. ... 도서관에서 관련 자료를 대출하고 인터넷을 통해 VHDL에 관하여 알게 되었고 스스로 소스코드를 작성해 보았다. 처음에는 계속 오류가 났고 왜 오류인지도 몰라 계속 헤맸다.

  리포트 | 11페이지 | 1,500원 | 등록일 2013.11.28

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  VHDL을 이용한 D-FF의 설계

  D-FF을 설계하라LIBRARY ieee;USE ieee.std_logic_1164.ALL;entity DFF is Port (clk, D : in std_logic ;

  리포트 | 1페이지 | 1,000원 | 등록일 2008.12.07

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  VHDL을 이용한 16bit ALU 설계 및 파형

  집적회로실습과제 Report16bit ALU 설계전자정보시스템제출일: 5/31ALU (Arithmetic Logic Unit)산술 논리 장치Mathematician HYPERLINK ... 회로게이트와 멀티플렉서로 구성되었고각 게이트가 정해진 논리 연산을 수행하고 이 결과들 중에서 하나를 멀티플렉서로 선택하여 최종 출력값을 결정아래와 같이 동작하는 16bit ALU를 설계한다

  리포트 | 18페이지 | 2,000원 | 등록일 2011.01.11

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  VHDL을 이용한 ALU설계(소스코드포함)

  Multiplier를 먼저 설계해야 된다.① Adder처음으로 Adder에 관해 설계를 해보았다. ... ◎Design process첫 번째 Project인 ALU설계의 과정은 다음과 같다. ... 여기서는 입력이 8bit의 값을 가지고 있으면 출력 또한 8bit의 값을 갖는다.③ Multiplier세 번째로 Multiplier를 설계한다.

  리포트 | 9페이지 | 1,500원 | 등록일 2009.12.01

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  Vhdl을 이용한 8x1 MUX 설계

  Xilinx92i/mux/mux2/tb_mux8.vhd-- Project Name: mux2-- Target Device:-- Tool versions:-- Description:---- VHDL ... 그림과 같은 8x1 MUX를 설계하기 위해 우선적으로 2x1 MUX를 설계한다. ... 그후 new source 명령을 통해 8x1 MUX를 설계할 소스파일을 하나 생성한다. 그 후 component 명령어를 사용하여 앞에서 설계했던 2x1 MUX를 불러온다.

  리포트 | 6페이지 | 2,000원 | 등록일 2009.11.12

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  VHDL로 구현한 해밍코드(Hamming code)의 인코더(encoder), 디코더(decoder) 설계

  설계과정 : 주어진 information bit에 패리티비트를 추가하는 Encoder의 설계, 인코딩 되어진 12자리 비트에 에러를 의도적으로 추가하여 시뮬레이션 했을 때 자체적으로 ... 에러를 정정하여 원래의 비트로 되돌려주는 Decoder의 설계를 한다.관련이론 : Hamming code란 컴퓨터 스스로 데이터 오류를 찾아낼 수 있는 코드로, 수학자 리처드 웨슬리

  리포트 | 4페이지 | 5,000원 | 등록일 2013.12.29 | 수정일 2020.12.14

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  16비트 ALU VHDL설계

  16bit ALU@ 동작CODE동작FLAG비고0000Y←AZtransfer0001Y←A+1C, Z, V, Nincrement0010Y←A+BC, Z, V, Nadd0011Y←A+B+CIC, Z, V, Nadd with carry0100Y←A-1C, Z, V, Ndecr..

  리포트 | 3페이지 | 1,000원 | 등록일 2007.06.21

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  VHDL을 이용한 FULL ADDER(전가산기)설계

  ◎Full adder1) 소스코드① full adderlibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity full_adder ..

  리포트 | 6페이지 | 1,000원 | 등록일 2010.06.18

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  VHDL을 이용한 Half Adder(반가산기)설계

  ◎Half adder1) 소스코드① half adderlibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL; ◀ library 정의 , IE..

  리포트 | 4페이지 | 1,000원 | 등록일 2010.06.18

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  VHDL을 이용한 고속동작 곱셈기(Booth multiplier) 설계

  디지털회로설계-설계과제2-고속 동작 곱셈기 설계디지털회로설계 3반1. 제목 : 고속 동작 곱셈기 설계2. ... 목적고속 동작 곱셈기의 설계를 통해 곱셈 과정을 이해하고 곱셈기 구현을 위한 기법들을 익히며 설계 흐름을 숙지하며, 동작 확인 과정을 통해 시뮬레이션 툴의 사용법을 익힌다.3. ... 따라서 위의 조건대로이 되어야 한다.이 때 각각의 3bit의 input에 따라서 곱해 줘야하는 partial product가 다르므로, 이에 해당하는 각각의 값을 계산해 놓는다(설계

  리포트 | 15페이지 | 1,500원 | 등록일 2011.06.25

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  [vhdl]-RAM(램)설계

  실험일 : ０７/０5/16김준호 2003313130고재현 2004312430?소스코드library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ram isport( CE,RD,WR : ..

  리포트 | 3페이지 | 5,000원 | 등록일 2007.06.26

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  VHDL을 이용한 LPM 라이브러리로 비교기 설계하기

  LPM을 이용하여 비교기를 설계하고 파형을 확인하시오.VHDL 설계출력파형

  리포트 | 1페이지 | 1,000원 | 등록일 2010.05.29

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  VHDL을 이용한 Simple up down counter설계

  library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity up_down_counter isport(cout : out std_log..

  리포트 | 4페이지 | 1,000원 | 등록일 2010.06.18

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  VHDL를 이용한 FSM 설계 및 키트 사용법

  rst_n : in STD_LOGIC;mode : in STD_LOGIC;cnt : out STD_LOGIC_VECTOR (2 downto 0));end bin_gray_cnt;( VHDL ... 과 목 : 논리회로설계실험과 제 명 : FSM설계 & 키드 사용법담당교수 : 김 종 태학 과 : 전자전기공학학 년 : 3 학 년학 번 :이 름 :제 출 일 : 08. 05. 14Introduction1 ... 세그먼트를 실행하기 위해 설정해 주어야 할 것을 익힌다.- pin 할당하는 방법 및 기타 설정 법을 배운다.키트를 이용하여 실제 값이 제대로 나오는지 확인한다.2) FSM 설계FSM은

  리포트 | 13페이지 | 1,000원 | 등록일 2010.05.27

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  쿼터스 VHDL을 이용한 디지털 시계 설계 결과

  Source설계 및 구현방법개 요우리주변에서 흔히 볼수있는 디지털 시계 구현Quartus를 이용한 VHDL의 이해카운터와 Decoder를 이용한 디지털시계 동작원리 이해P r ... 12. 12(금)Design of Digital Clock유 진 호20051041박 대 근20041043이 희 락200410755조ContentsSimulation 결과느낀점VHDL ... 제어부분설정박 대 근시계부분 설정 LED부분 설정유 진 호역 할 분 담Master Select logic시계 모드Mux7 seg ment스탑 워치 모드sw1 Sw2 sw3 clk내부구조설계

  리포트 | 37페이지 | 2,000원 | 등록일 2009.05.22

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