"VHDL설계" 검색결과 201-220 / 993건

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  디지털 도어락 및 디지털 시계 및 알람(digital door lock, digital clock) -vhdl 논리설계회로

  설계 및 구현1.설계개념최대한 여러 개의 컴포넌트를 따로 구현하여 컴포넌트를 합치면서 설계한다.

  리포트 | 48페이지 | 3,000원 | 등록일 2011.06.03

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  VHDL Quartus2 D 플립플롭을 이용한 N비트 레지스터 설계

  클럭의 상승 엣지와 하강엣지를 표현하는 VHDL의 구문1) 클럭의 상승엣지일때ㆍ(clk'event and clk='1')ㆍrising_edge (clk)2) 클럭의 하강엣지일때ㆍ(clk'event ... D 플립플롭을 이용한 N비트 레지스터 설계1) D 플립플롭 설계2) N bit 레지스터 설계N bit 레지스터를 D 플립플롭을 컴퍼넌트를 사용하여 설계하였습니다. ... 저는 임의로 6개의 입력과 출력을 설정하여 6 bit 레지스터를 설계해보았습니다.3) 6 bit 레지스터의 출력파형기본적인 동작원리는 D 플립플롭의 입력이 클럭의 상승엣지일때 출력으로

  리포트 | 3페이지 | 1,000원 | 등록일 2007.05.14

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  Max+plue[VHDL]을 이용한 화장실 전등제어 시스템 설계

  화장실 전등제어 시스템 설계⑴ 설계 개요설계하고자 하는 화장실 전등제어 시스템은 공중화장실에서 사람이 없는데도 항상 전등이 켜져 있는 경우를 방지하기 위하여 설계하였습니다. ... 설계 방법은 센서를 통해서 입력을 받는 것을 기본으로 설계되었습니다. ... 그리고 LargePot_Sensor는 임의로 좌변기 쪽의 전등 센서로 설정하여 좌변기에 사람이 들어오면 작동하여 LargePot_Light=‘1’이 되어 전등이 켜지도록 설계하였습니다

  리포트 | 4페이지 | 2,000원 | 등록일 2007.06.27

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  [디지털시스템] Project3 보고서 VHDL을 이용한 Digital Clock 설계 (소스포함)

  이 중에서 TIME BLOCK 은 미리 설계되어 제공 되므로 DATE 와 WEKK, TIMER BLOCK 을 설계한다. ... Digital Clock Chip 에서 사용되는 TIME, DATE, WEEK, TIMER BLOCK 을 설계하고자 한다. ... 이 후 설계한 각 BLOCK 을 주어진 테스트 벤치 코드로 시뮬레이션하여 에러메시지 없이 통과되도록 해야 한다. 2.2 Describe how you do solve the problem

  리포트 | 24페이지 | 4,000원 | 등록일 2008.07.07

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  [전자공학] VHDL로패리티비트설계

  . 이 론- 비 교 기 -두 개의 수를 비교하여 기준으로 정한 한 수가 작다와 크다 또는 같다를 결정해 준다. 이때, 비교하는 방법은 2진 코드 상태의 절대값을 상대적으로 비교하므로 대수적인 비교와 다르다.{논리적으로 두 수를 비교한다면 같다와 같지 않다만 구별하면 되..

  리포트 | 6페이지 | 1,500원 | 등록일 2002.12.11 | 수정일 2021.12.21

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  [전자회로]VHDL을 이용한 신호등 설계

  ◆ 소스코드1. top block sourcelibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity top is Port (..

  리포트 | 17페이지 | 2,000원 | 등록일 2003.11.13

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  [토끼] 응용논리_4× 1 MUX를 4가지 구문을 이용하여 VHDL로 설계, 시뮬레이션, 합성 과제 ( IF 문, CASE 문, When~else 문, With~select

  과제: 4× 1 MUX를 다음의 4가지 구문을 이용하여 VHDL로 설계 하고 시뮬레이션, 합성 하여라. ( IF 문, CASE 문, When~else 문, With~select문 ... VHDL을 처음인지라 컴파일 에러를 잡아내는 데에만 3시간이 걸렸다. 하지만 덕분에 문법의 틀을 확실하게 기억 할 수 있었다. ... ) (1-1) IF 문을 이용한 4×1 MUX의 VHDL CODElibrary IEEE;use IEEE.std_logic_1164.all;entity mux41 is port

  리포트 | 17페이지 | 3,000원 | 등록일 2013.01.14 | 수정일 2020.07.13

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  [디지털시스템] Project1 보고서 VHDL을 이용한 Digital Clock 설계(최종) (소스포함)

  앞에 설명된 내용을 바탕으로 SELECTOR, DIVIDER 를 설계하고, 여태까지 설계한 모든 BLOCK 들을 PORT MAPPING 을 통해 연결하여 최종적으로 완성시킨다. ... 코드가 길어지는 단점이 있지만 직관적이고 이해하기 쉬운 설계방법이라고 생각하고 선택하였다. ... FOUR_TO_ONE FOUR_TO_ONE 은 SELECTOR 아키텍쳐 자체에 포함하여 설계한다.

  리포트 | 30페이지 | 5,000원 | 등록일 2008.07.07

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  Max+plue[VHDL]를 이용한 네거리 신호등 제어기 설계

  네거리 신호등 제어기 설계⑴ 설계 개요네거리 신호등은 남북방향의 3개의 불빛(빨간불, 노란불, 파란불)과 동서방향의 3개의 불빛(빨간불, 노란불, 파란불) 총 6개의 불빛이 있습니다

  리포트 | 3페이지 | 2,000원 | 등록일 2007.06.27

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  [토끼] Adder(가산기), HA회로, FA회로, 2 Digit Adder, 2 Digit Adder-Subtractor 설계 및 VHDL검증

  y)'z + x'y회로로 구현하면 아래와 같다.< 전감산기의 논리회로 >5.Simulation실험1) HA 회로를 설계하고 제작하여 동작을 검증하라..< 핸드아웃 Schematic과 ... 일반적인 방법으로 설계된 이 회로는 회로에 9개의 입력이 있기 때문에 512개의 엔트리를 가진 진리표를 필요로 한다. 4개의 전가산기를 캐스케이딩함으로써 이러한 큰 문제를 직접 해결하지 ... 이것은 설계에서 계층방식과 재사용이 얼마나 유용한지 보여준다.그림(ⅲ)그림( ⅲ-ⅰ)참고 1) signed binary numbers (부호화된 이진수)양의최하위수의 자리올림으로 인가하면

  리포트 | 42페이지 | 5,000원 | 등록일 2011.04.11 | 수정일 2020.07.10

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  MU0 CPU -VHDL로 설계하기(ALU, ACC, IR, MUX, PC, control unit)

  《 MU0 VHDL 》1.

  리포트 | 28페이지 | 2,000원 | 등록일 2008.11.25

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  [asic] vhdl을 이용한 seven segment 설계

  VHDL code와 파형1. 입력과 출력을 그룹으로 표현2. 출력만 ungruop하여 표현3. 모두 ungruop하여 표현3. ... 그러나 이렇게 복잡한 회로를 동작수준(behavioral level)에서 VHDL로 구현하면 간단한 입출력의 기술만으로도 같은 동작을 구현할 수 있다. ... 검토-propagation delay 측정 : 왼쪽과 같이 확대하여 측정해 보니 앞의 디코더 실험과 같이 6ns의 delay가 있었다.- 코드분석 : 우선 if문을 사용하여 VHDL로

  리포트 | 5페이지 | 1,000원 | 등록일 2004.05.03

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  [전자공학 ] VHDL으로 7 segment 디코더 설계

  이 동작은 특히 인식되어야 할 메모리모듈의 어드레스를 표시하는 컴퓨터 인터페이스 설계에서 나타난다.▶ 세그먼트디지털 판독기는 LED(light emitting diode) 또는 LCD ... 해당 선분이 꺼진 상태를 나타낸 것을 볼 수 있고, 어떤 세그먼트 디스플레이에서는 역으로 사용되기도 한다.BCD-7세그먼트 디코더는 2진수를 10진수로 변환해 주기 때문에 집적회로 설계자에

  리포트 | 8페이지 | 1,500원 | 등록일 2004.03.11 | 수정일 2021.12.21

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  [공학기술]vhdl 설계 및 응용 - 플립플롭, 카운터 등 예제3 (디지털 아날로그 설계및 응용)

  [설계사양] KEY_0을 누르면 LED10이 OFF되며 또한, KEY_F를 누르면 LED10이 ON된다. ... 이 때 사용되는 카운터는 동기식을 사용하며 MOD 6의 카운터를 설계한다. 즉, KEY_0을 누르면 LED1~3가 “000”이 된다. ... 이때 사용되 는 카운터는 동기식을 사용하며 MOD 10의 카운터를 설계한다. 즉, KEY_0을 누르면 LED1~4가 "1111"이 된다.

  리포트 | 10페이지 | 1,500원 | 등록일 2007.07.07

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  [디지털응용회로 설계 VHDL] 연습문제 레포트 모음

  S0가 0의 출력을 가지고 있고 회로가 다른 00 이나 11 시퀀스를 받기를 준비하고 있으므로 S0로 다시 되돌아 가는 것으로 설계 S2에서 00 시퀀스를 받았다면

  리포트 | 12페이지 | 1,000원 | 등록일 2004.10.11

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  [디지탈설계]4bit, 16bit carry look ahead(vhdl)

  library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity CLA_16bit is Port ( a : in std_logic_vector(15 downto 0); b : in std_logic_vector(15 down..

  리포트 | 2페이지 | 1,000원 | 등록일 2006.03.06

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  [모터] 스텝 모터 의 기능 및 장단점 설계 실습(VHDL)

  ) p.6end case; end if; end if; end if; end process; p3: process(state) begin case state is소스(VHDL이용) ... (공장내의 로봇 등에 활용)소스(VHDL이용) p.1library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all ... q_l : out std_logic_vector(3 downto 0); q_r : out std_logic_vector(3 downto 0)); end stepmotor_r;소스(VHDL이용

  리포트 | 21페이지 | 1,000원 | 등록일 2005.07.19

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  [디지털설계] VHDL로 구현한 vending Machine(자동판매기)

  설계 수업을 통하여 익힌 내용을 바탕으로 Vending Machine을 Altera MAX+를 이용하여 VHDL 언어로 코딩하고 Training Board로 구현하는 것을 그 목적으로 ... {VHDL Term Project Vending Machine━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━━{{VHDL Term Project Vending ... 결국 조원과 상의 끝에 우리가 흔히 이용하고 있는 자판기 설계에 도전하기로 했 다.

  리포트 | 26페이지 | 3,000원 | 등록일 2003.12.12

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  1. 동기식 clear, load를 갖는 양방향 카운터를 VHDL로 설계 시뮬레이션한 후 파형을 관찰

  동기식 clear, load를 갖는 양방향 카운터(0~255)를 VHDL로 설계해서 시뮬레이션한 후 파형을 관찰하시오.(variable과 integer사용)2. ... 동기reset을 포함한 12진 카운터를 설계 파형을 관찰하시오

  리포트 | 2페이지 | 1,000원 | 등록일 2007.05.14

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  [컴퓨터구조] max+2 vhdl을 이용한 16비트 기본컴퓨터 설계

  DISCUSSION16비트 컴퓨터 설계■ 컴퓨터의 구성1. ... 하지만, 전체를 연결해서 결과를 확인했을 때 원하는 출력 값을 얻을 수가 없었습니다.먼저 2주 동안 디지털시계를 설계하고, 약 2주 동안 컴퓨터 설계를 하면서 다른 것을 거의 못했는데도 ... 많은 애를 먹었습니다.현재 설계한 컴퓨터를 각 부분마다 웨이브 폼을 돌려서 확인해본 결과 다 이상 없이 잘 돌아가고 전체 시뮬레이션도 됩니다.

  리포트 | 19페이지 | 3,000원 | 등록일 2004.10.05

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