"VHDL설계" 검색결과 241-260 / 986건

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  [A+, 에리카] 2021-1학기 논리설계및실험 Verilog HDL 1 실험결과보고서

  관련 이론ü Verilog HDL과 VHDL- FPGA나 집적회로 등의 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어- IEEE 1364로 표준화되어있으며 회로 설계, 검증, ... 가장 정확하고 쉽게 설계하는 데에 있어서 좋다. ... 가상으로 시험하는 Test bench로 구성되어 있다.- Module 단위로 설계한다.ü HDL Design level- 각 설계 레벨에 우열은 없으며, 상황에 맞는 사용이 이루어져야

  리포트 | 4페이지 | 2,500원 | 등록일 2023.02.28

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  디지털시스템설계실습 전감산기 결과보고서

  전감산기에 대해서 복습함과 동시에 VHDL로 설계하는 여러 방법들을 배울 수 있는 시간이었다. ... 전감산기는 뺄셈을 하면서 동시에 아랫자리 빌림수와 위에서 빌린 수를 고려해야 하는 독특한 계산을 하는데 이를 VHDL로 설계해 볼 수 있어서 흥미로웠고, 설계를 논리조합을 이용해 정의하고 ... Verilog 또는 VHDL로 설계한 전감산기를 컴파일 및 시뮬레이션하고, 시뮬레이션 결과를 진리표와 비교한 후 다음에 나타내라.연습문제2.

  리포트 | 4페이지 | 1,000원 | 등록일 2021.04.16

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  A+학점인증 디지털시스템설계 과제3 보고서 묵찌빠 게임 State Machine Design(코드, 설명 포함)

  목표- 아래와 같은 조건의 묵찌빠게임을 State machine으로 설계하고 VHDL을 이용하여 구현할 수 있다.

  리포트 | 11페이지 | 4,000원 | 등록일 2021.04.07

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  부경대 전자공학과 디지털시스템설계 중간1(인코더)

  [수행 및 제출(2)]앞의 진리표중 하나를 이용하여 우선순위 인코더를 VHDL로 설계하시오. ... [시험과제 01] 우선순위 인코더(Priority Encoder) 설계[수행 및 제출(1)]8x3 우선순위 인코더의 진리표를 작성 및 완성하시오.

  리포트 | 6페이지 | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab03(예비) / 2021년도(대면) / A+

  있으므로 VHDL을 사용한 Design은 많은 다른 회사들간의 호환성이 보장된다④ VHDL을이용한 Top-Down 방식의 Design이 가능하여 설계기간이 훨씬 단축되고, 설계자가 ... 이는 시장에 적기에 제품을 내 놓을 수 있으며 제품 설계 비용이 줄어들 수 있다는 것을 뜻한다.- 단점: ① VHDL 언어 자체가 복잡하다. ... 이들은 이제까지 Bottom-Up 방식의 System 설계에 익숙해져 있기 때문이다.⑤ VHDL Code를 회로합성 (Logic Synthesis)해 보면, 생성된 회로는 상당히 난해하고

  리포트 | 12페이지 | 2,000원 | 등록일 2022.07.16

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  부경대 전자공학과 디지털시스템설계 기말1(패리티 검사기)

  VHDL로 설계하시오.library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity parity_checker ... [시험과제 04] 패리티 검사기 설계[수행 및 제출(1)]짝수 패리티 비트가 포함된 8비트를 입력받아 오류가 없으면 ‘0’을 출력하고 오류가 발생하면 ‘1’을 출력하는 패리티 검사기를

  리포트 | 4페이지 | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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  베릴로그 1-digit BCD counter 설계

  File : bcd.v// Generated : Thu May 31 13:28:46 2018// From : interface description file// By : Itf2Vhdl ... 디지털시스템설계 #5 Report2018. 6. 6 제출실험목적위 그림과 같은 입, 출력값을 가지는 2-digit BCD counter를 설계하는 것이 이번 실험내용.먼저 위의 블록도를 ... 가진 1-digit BCD Counter 코드를 아래와 같이 설계함.1-digit BCD Counter 소스코드inc연산일 땐 Q가 9일땐 Q를 0으로 설정하고 아니라면 Q값을 하나

  리포트 | 21페이지 | 2,500원 | 등록일 2021.04.09

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  SK하이닉스 연구개발(공정알엔디) 합격 자기소개서

  >디지털 시스템 설계수업에서 팀을 이뤄 VHDL을 이용해 포모도로 타이머를 제작하는 프로젝트를 진행했습니다. ... >전자종합설계 OLED 발광실험에서 빛의 밝기향상을 목표로 프로젝트를 진행했습니다. 실험을 진행하면서 소자의 밝기는 개선되어 갔습니다. ... 그러나 수차례의 검토에도 불구하고 매번 충돌이 발생하는 문제가 발생했습니다. 500줄이 넘는 코딩이다 보니 원인을 찾기 어려웟습니다.우선 VHDL코드에서 의심가는 부분들을 다른 방식으로

  자기소개서 | 8페이지 | 3,000원 | 등록일 2023.02.06

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  A+학점인증 디지털시스템설계 프로젝트 Traffic Lights Controller 신호등 제어기 보고서(코드, 설명 포함)

  목표-조건에 맞는 Traffic lights controller를 설계하고 VHDL을 이용하여 구현할 수 있다.1) Code analysis■ 10Hz가 너무 느려서 교수님께서 말씀하신

  리포트 | 6페이지 | 5,000원 | 등록일 2021.04.07

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  논리회로실험 비교기와 MUX, ALU 결과보고서

  실험 목표VHDL의 Subprogram으로서 함수와 프로시저를 사용하여 예비보고서에서 배운 4비트 ALU를 작성한다. ... 하지만 이번 실험은 본래 간단한 설계이었지만 함수와 프로시저를 익히기 위해 사용함으로써 기존의 코드보다 더 복잡한 설계가 되었다. ... 논리회로설계 실험 결과보고서 #5실험 5. 비교기와 MUX, ALU1.

  리포트 | 5페이지 | 1,500원 | 등록일 2021.10.01

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  부경대 전자공학과 디지털시스템설계 중간2(디멀티플렉서)

  [시험과제 02] 디멀티플렉서(Demultiplexer, Demux) 설계[수행 및 제출(1)][그림 4-14]와 [표 4-12]같이 동작하는 디멀티플렉서를 설계하시오.이때, 순차문인 ... case ~ when문 또는 if ~ end if 문을 사용해서 [코드1]방법으로 설계하시오.library ieee;use ieee.std_logic_1164.all;entity

  리포트 | 6페이지 | 4,000원 | 등록일 2022.02.05 | 수정일 2023.12.07

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  뷰웍스 회로설계 합격 자소서

  설계)-영상처리 알고리즘을 HDL 언어로 구현필요지식영상처리에 대한 이해Verilog/VHDL RTL coding 설계툴 활용 능력RTL 합성 및 Timing 분석 능력프로그래밍 ... - 20년 상반기 뷰웍스 합격 자소서- 영상 솔루션 개발지원 직무- 영상 솔루션 개발을 위한 디지털 로직설계- 센서 제어 및 영상 입출력, 영상처리를 FPGA칩으로 구현(비메모리 반도체

  자기소개서 | 2페이지 | 3,000원 | 등록일 2021.02.18

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  논리회로설계실험 스탑와치(stopwatch) 레포트

  지금까지 배웠던 모든 설계 실습을 총망라 할 수 있는 스톱워치를 설계한다.2) 설계 목표VHDL을 이용하여 스탑워치를 만든다. ... 분주기를 설정해 주기위한 VHDL 코드에 대해서 알아본다. Count라는 variable을 범위를 설정하여 준다. ... 논리회로설계 실험 설계과제 보고서주제 : #2 STOPWATCH 설계1.

  리포트 | 13페이지 | 7,000원 | 등록일 2021.10.09

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  서강대학교 21년도 디지털회로설계 - 엘리베이터 설계 프로젝트 보고서(A+자료)

  설계 목적실제 엘리베이터와 유사하게 동작하는 시스템을 설계한다. State Diagram을 통해 구상하고 VHDL로 구현한 후, Testbench를 통해 검증해본다.2, 3. ... 2021-1학기디지털 회로 설계기말프로젝트엘리베이터 설계과목명 디지털회로설계전공 전자공학학번이름날짜 2021.06.22(우선 input과 output을 좀 간단하게 up_2, elev ... 설계 과정, State Diagram 및 설명현재 층수를 state에 포함시킨다면 state가 너무 많아질 것 같아서, 일단 엘리베이터의 동작 상태 (m_elev_op에 해당하는)에

  리포트 | 10페이지 | 2,000원 | 등록일 2021.06.30 | 수정일 2022.09.23

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  우선순위 인코더 verilog 설계

  .우선순위 인코더를Verilog 또는 VHDL로 설계하고 다음에 코드를 나타내라. ... 제목인코더 설계실습 목적및 배경인코더는 2^n개의 입력을 받아서 인코딩된n개의 출력을 발생시킨다. ... 따라서 이번 실습에서는 두 개 이상의 입력이 ‘1’ 일 때 우선순위에 의해 하나의 입력에 대한 인코딩 결과를 출력하는 우선순위 인코더를 설계해본다.실습 내용실습결과진리표 작성과Schematic설계입력출력d7d6d5d4d3d2d1d0a2a1a0V00000000xxx00

  리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

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  논리회로설계실험 라인트레이서 레포트

  설계 배경 및 목표1) 설계 배경지금까지 여러 VHDL표현 방식에 대해서 배우고 그에 따른 여러 조합회로와 순차회로를 설계하였다. ... 또한 VHDL로 작성된 코드를 RoV-Lab3000을 사용하여 직접 하드웨어로 구현해 보며 사용법과 주의 사항에 대하여 완벽히 숙지하였다. ... 논리회로설계 실험 설계프로젝트 보고서주제 : 라인트레이서 설계1.

  리포트 | 15페이지 | 7,000원 | 등록일 2021.10.09

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  4 to 2bit binary encoder 설계 베릴로그

  디지털시스템설계 #2 Report2018. 5. 8 제출인코더는 말 그대로 코드를 만드는 회로로, 어떤 정보를 포함하고 있는 여려 개의 입력신호중 단 하나의 활성화된 입력을 표현하기 ... File : en1.v// Generated : Thu Apr 19 13:39:18 2018// From : interface description file// By : Itf2Vhdl ... File : en2.v// Generated : Mon Apr 30 16:04:14 2018// From : interface description file// By : Itf2Vhdl

  리포트 | 18페이지 | 2,500원 | 등록일 2021.04.09

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  VHDL_4_counter, sequence detector, 4way traffic light counter, Soda vending machine

  동작을 간단하게 모델링 한 것으로 vhdl 구현 시에 behavioral 방식으로 그대로 작성이 가능하다.Sequence detector는 과거의 입력결과를 기억해서 특정 시퀀스가 ... 주제 배경 이론학습한 state machine의 개념을 가지고 자판기 동작을 하는 회로를 설계했다. ... 시뮬레이션 결과 및 설명I) 50ns 이하, clock = falling_edge, Re 설명1~3)라이브러리 선언5~9)카운터 설계를 위한 CLK, Reset, Y(출력) 포트 선언13

  리포트 | 34페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.04.04

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  가감산기 8bit addsub8 설계 베릴로그

  디지털시스템설계 #3 Report2018. 5. 10 제출전가산기 8개로 -128~+127 까지 표현 가능한 8비트 가산기. 이전캐리가 다음 전가산기값에 영향을 줌. ... 이 점을이용해서 case문으로 합으로 분기하며, 그 값에 따라 진리표 값대로 그대로 Cout,S값을 대입하는 방식으로 설계된 전가산기.Ex) A=1,B=1,Cin=0일 때 합은 6이므로 ... fa\fa\src\fa.v// Generated : Sat Apr 7 17:58:48 2018// From : interface description file// By : Itf2Vhdl

  리포트 | 18페이지 | 2,500원 | 등록일 2021.04.09

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  순차논리회로설계 결과레포트

  전자공학실험3 Chap4 순차논리회로 설계[Section 01]간단한 상태도의 구현[학습목표]· 순차논리 회로를 설계하기 위해 FSM도(상태도)를 작성하고, Verilog, VHDL로 ... 위해 FSM도(상태도)를 작성하고, Verilog, VHDL로 설계하는 과정을 공부한다.· 설계된 순차논리 회로를 시뮬레이션으로 설계를 검증하고 실습키트에 동작을 확인한다. ... 로드(load)레지스터 : load 신호가 클럭에 영향을 받지 않는다.- 비동기 클리어, 프리셋 레지스터 : 클리어, 프리셋 신호가 클럭에 영향을 받지않는다.- Verilog, VHDL의

  리포트 | 10페이지 | 3,000원 | 등록일 2021.06.10 | 수정일 2022.04.18

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