"VHDL설계 및 실습" 검색결과 21-40 / 162건

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  SoC 보고서 - 4.8051

  엔티티쿼터스 툴로 설계한 RAM의 엔티티임.주소, 데이터, 클록, writ/read 신호를 입력 받고, q값을 출력으로 가짐.코드 2-B-2RAM 신호 및 컴포넌트RAM의VHDL 코드임 ... 연결 자체는 ROM 생성 시 저절로 이루어짐.사용자의 설계를 돕기 위해 GENERIC MAP이 작성되어 있음.시뮬레이션 결과 및 설명모델심을 활용한 시뮬레이션은 진행하지 않음.실습보드 ... 레지스터맵을 설계하고 이것을 연결하고 write 명령 후에 읽으면 바뀐 것을 볼 수 있음.실습 소감원래는 8051 Core를 이용해서 설계한 logic과 연동시키는 것이 목적이었으나

  리포트 | 30페이지 | 2,500원 | 등록일 2021.09.23

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  VHDL-1-가산기,감산기

  두 가지 설계 모두 반가산기의 Truth table과 동일하고 알맞게 설계된 것을 알 수 있다.실습제목: 전가산기1. ... REPORT실습제목: 반가산기1. 주제 배경 이론2진수의 덧셈을 구현하는 회로이다. 한 자리 수만 존재한다고 가정한다. ... 시뮬레이션 결과 및 설명SchematicVHDLX는 50ns 간격으로, Y는 100ns 간격으로, Cin은 200ns 간격으로 설정했다.I) 0~50ns -> X=0, Y=0, Cin

  리포트 | 34페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.03.29

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  [논리회로설계실험]VHDL을 활용한 LCD설계

  1.목적(Purpose)이번실습은 FPGA의 LCD를 조작하는 실습이다. ... 조건문에서 86개의 state가 돌아가도록 설계 한후, 비트수를 한자리 줄여 43개의 state만을 이용하도록 설정한다.2-4) process(lcd_state) – state별 데이터값 ... 나머지 32자리는 LCD에 표시할 값을 결정하는 state, 그리고 줄바꿈을 해야하는 state로 총 39개의 state(X”00”~X”26”)를 이용한다.3)Reference 및

  리포트 | 7페이지 | 2,000원 | 등록일 2021.06.26

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  순차논리회로설계 결과레포트

  위해 FSM도(상태도)를 작성하고, Verilog, VHDL로 설계하는 과정을 공부한다.· 설계된 순차논리 회로를 시뮬레이션으로 설계를 검증하고 실습키트에 동작을 확인한다. ... 설계하는 과정을 공부한다.· 설계된 순차논리 회로를 시뮬레이션으로 설계를 검증하고 실습키트에 동작을 확인한다. ... 전자공학실험3 Chap4 순차논리회로 설계[Section 01]간단한 상태도의 구현[학습목표]· 순차논리 회로를 설계하기 위해 FSM도(상태도)를 작성하고, Verilog, VHDL로

  리포트 | 10페이지 | 3,000원 | 등록일 2021.06.10 | 수정일 2022.04.18

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  시립대 전전설2 A+ 2주차 예비레포트

  동작을 기술(표현)할 수 있는 언어- 하드웨어 소자, 구조, 동작 등을 텍스트 기반으로 표현 가능- 입출력 논리 간의 관계 및 동작을 기술- 시뮬레이션 및 검증대표적인 HDL- VHDL ... In-Lab 실험 내용 및 예상결과3.1. 실험 내용[실습 1]: 다음 로직을 Gate Level Modeling 방법으로 설계한다. ... [실습3]과 입출력 Button 및 LED가 모두 같으므로, [실습3]에서 만든 full_adder.xdc 파일을 그대로 이용하기 위하여 Add Files 클릭 후 full_adder.xdc를

  리포트 | 27페이지 | 2,000원 | 등록일 2024.09.08

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  [서울시립대] 전자전기컴퓨터설계실험2 / Lab02(결과) / 2021년도(대면) / A+

  Result(1) [실습 1] AND GATE 로직 설계LogicPin 설계한 AND Gate의 동작을 확인하는 모습 (위에서부터 차례로 입력 AB의 값이 00, 01, 10, 11 ... 의해 논리 회로 및 신호선을 연결하기 때문에 동작 속도가 빠르다는 장점이 있으며 ACTEL, QUICKLOGIC, CROSSPOINT 등이 그 예)으로 크게 구분 지을 수 있으며 ... EPROM 방식(ALTERA가 그 예)도 사용한다.- VHDL 또는 Verilog HDL 언어를 사용하여 디자인한다.- 본 실험에서 사용하는 Xilinx 사의 FPGA인 Spartan

  리포트 | 9페이지 | 2,000원 | 등록일 2022.07.15

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  논리회로설계실험 스탑와치(stopwatch) 레포트

  지금까지 배웠던 모든 설계 실습을 총망라 할 수 있는 스톱워치를 설계한다.2) 설계 목표VHDL을 이용하여 스탑워치를 만든다. ... 설계 배경 및 목표1) 설계 배경지난 설계과제를 통해 BCD가산기를 만들었고, 7segment를 통해 숫자를 표기하는 방법에 대하여 배울 수 있었다. ... 설계 결과 및 결과 분석1) 소스 코드선언부수학연산(+,-)하기 위해 library에서 선언하였다.(3행)entity의 port에 대해서 설명하면,reset은 reset 스위치에 해당하는

  리포트 | 13페이지 | 7,000원 | 등록일 2021.10.09

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  SoC 보고서 - 1.동기통신(PS2)

  다양한 방식으로 설계를 해봤는데 안 되는 것이 많았다. 그 원인을 알아보는 과정에서 VHDL 문법적인 부분과 시뮬레이션 과정에 대해 더 많은 공부를 할 수 있었다. ... keyboardps2_receiver실습보드 적용 결과DE2 보드를 이용한 실습은 진행하지 않았다.실습소감ps2 프로토콜을 사용하는 동기 통신을 설계했다. ... 실습소감---------------------------------------- p.22배경 이론통신의 종류 및 특징통신은 방법에 따라 여러가지로 나눌 수 있다.

  리포트 | 22페이지 | 2,500원 | 등록일 2021.09.23

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  [논리회로설계실험]VHDL을 활용한 CLOCK설계

  이해이번 실습에서는 자일링스의 사용법을 바탕으로 clock을 설계해보았다. 5개의 process를 이용하여, 클럭값을 조절하고, 각 segment에 들어갈 값들을 연산하여 나타내는 ... 그리고, 시간자리의 경우에는 12 이후에 01로 바뀔 수 있도록 조건문을 구성한다.3)reference 및 확장방향이번 실습은 그동안 해왔던 코딩을 시뮬레이션을 넘어, FPGA를 통해 ... Source & Results1)VHDL Source2)Testbench Source3)Result wave이번 실습에서는 클럭수가 많기 때문에, 값이 바뀌는 부분들을 확대하여 기록하였습니다

  리포트 | 12페이지 | 2,000원 | 등록일 2021.06.26

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  서울시립대 전전설2 Lab-03 결과리포트 (2020 최신)

  [실습 2]부터는 모듈 작성 이후 시뮬레이션 및 combo 동작 테스트는 상기 [실습 1]의 과정과 동일하게 진행한다. ... 배경이론 및 사전조사HDL 기반 설계 방식은 크게 두 가지가 있다. ... 초기 설계과정에서 오류 수정이 용이하고 합성에 의한 회로 생성 및 설계 변경 역시 쉽다. 또한 상위 수준의 설계가 가능하고 다양한 설계기법 검색에 의해 최적화에 도달할 수 있다.

  리포트 | 19페이지 | 1,500원 | 등록일 2021.09.10

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  122. (전공_PT 주제) 반도체 디지털 회로설계 의 개념과 기술동향을 설명한 후, HDL 코딩에 관하여 설명하시오.

  VHDL)의 기본 구문과 기능을 학습합니다. ... HDL 코딩, 시뮬레이션, 게이트 레벨 합성, 포스트 시뮬레이션을 통한 회로의 동작 및 특성 확인과 같은 반도체 설계 과정을 수행하고, 이를 토대로 회로를 설계 및 검증하고 고객에게 ... 코드의 안정성과 성능을 고려하여 버그를 최소화하고 테스트를 철저히 수행해야 합니다.완벽한 설계를 위한 끈기 있는 태도① 대학 실험 실습 과정: 학생들은 HDL 코딩 과제에 대해 꼼꼼한

  자기소개서 | 8페이지 | 3,000원 | 등록일 2023.06.09 | 수정일 2024.06.05

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  VHDL를 이용한 FPGA설계 레포트코드해석본

  VHDL CODE 및 핀 할당 ·································· 94. ... 개미의 하루 의 정의 및 설계 ····················· 32. 개미의 하루 의 동작원리 및 기능 ············· 53. ... FINAL TERM PROJECTReporting date2018.06.22Major전자공학과Subject디지털시스템설계실습VHDLStudent ID5Professor/ㅓㅏ=교수님Name0INDEX1

  리포트 | 25페이지 | 2,000원 | 등록일 2021.09.26

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  VHDL 설계 실습 보고서 (전감산기 설계)

  전감산기를 설계하는 과정을 통해 조합논리회로를 VHDL로 설계하는 방법을 공부한다.실습 내용실습 결과전감산기의논리식1. ... VHDL 설계 실습 보고서 VHDL Lab_01일 시학 번이 름제 목전감산기 설계실습 목적전감산기는 한 자리 2진수 뺄셈을 할 때 전가산기에서 더한 결과 캐리가 발생하는 것과는 반대로 ... 나오는 것을 확인 할 수 있었다.전감산기의VHDL 설계1.

  리포트 | 3페이지 | 1,000원 | 등록일 2020.05.29

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  multiplexer(멀티플렉서) VHDL 실습보고서

  1.목적(Purpose)이번 실습은 8-1 Multiplexer를 구현하는 실습으로 8개의 입력값중 1개의 출력값을 선택하여 만들어내는 Multiplexer를 설계하는 실습이다. 8개의 ... 최종적으로 출력값을 산출하게 된다.그림 3. 8-1multiplexer 모식도그림 4. 2-1multiplexer로 구현한 8-1multiplexer 모식도3)reference 및 ... multiplexers-in-digital-logic/fundamentals of logic design, Charles, Larry L Kinney 7th3.Source & Results1)VHDL

  리포트 | 12페이지 | 2,000원 | 등록일 2020.12.20 | 수정일 2020.12.27

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  VHDL_4_counter, sequence detector, 4way traffic light counter, Soda vending machine

  시뮬레이션 결과 및 설명I) 50ns 이하, clock = falling_edge, Re 설명1~3)라이브러리 선언5~9)카운터 설계를 위한 CLK, Reset, Y(출력) 포트 선언13 ... 동작을 간단하게 모델링 한 것으로 vhdl 구현 시에 behavioral 방식으로 그대로 작성이 가능하다.Sequence detector는 과거의 입력결과를 기억해서 특정 시퀀스가 ... 실습은 1011을 검출하는 것이었다. 그에 따라 상태도를 그리면 다음과 같다.

  리포트 | 34페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.04.04

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  디지털 논리회로(디논), ModelSim을 이용한 VHDL설계 (4bit full adder, 4비트 전가산기)

  디지털 논리회로 [ModelSim을 이용한 VHDL 실습 과제]실습 내용: ModelSim을 이용해 4bit full adder를 설계하고 테스트벤치를 이용해 시뮬레이션 파형을 구하고 ... srl연산을 각 신호들의 주기마다 실시하도록 했다.Figure SEQ Figure \* ARABIC 3 4bit full adder의 testbench 코드시뮬레이션 결과 분석 및 ... 이는 단순히 2단 AND-OR게이트 회로로 나타낸 형태인 보다 2단계가 높아졌음을 알 수 있다.4bit full adder의 설계와 구현4bit full adder는 미리 설계해둔

  리포트 | 7페이지 | 3,000원 | 등록일 2020.07.09 | 수정일 2021.10.21

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  KB국민카드 IT직 자기소개서

  다른 과목의 시험에는 신경 쓰지 못하고 밤새 VHDL설계만 했습니다. 결국 마감일까지 완성을 못했습니다. ... 합의점이 좀처럼 좁혀지지 않을 경우에는 양보를 하여 문제를 해결하고자 하는 성격입니다.실패를 했던 대표적인 경험은 3학년 때, VHDL로 FPGA를 설계하는 수업인 임베디드 시스템을 ... 보안관련 자격증도 취득하고, 네트워크 관련 자격증을 취득하여 IT시스템 개발 및 운영 직무에서 활용할 수 있도록 할 것 입니다.

  자기소개서 | 3페이지 | 8,000원 | 등록일 2019.12.06

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  [논리회로설계실험]VHDL을 활용한 Calculator 설계

  추가적으로, 각 state마다, 다음 state값도 지정하여 준다.4)References및 확장방향Calculator 설계를 통해, 연산하는 방법과, 연산 후 나오는 값을 LCD에 ... Source & Results1)VHDL Source1-1)Lcd_display1-2)lcd_test1-3)data_gen2)TestBench source3)Result wave7+ ... 1.목적(Purpose)이번실습은, FPGA의 버튼들을 이용하여, 값을 입력하고, 덧셈과 뺄셈 연산을 하는 계산기를 만들어 보는 실습이다.

  리포트 | 17페이지 | 2,000원 | 등록일 2021.06.26

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  도쿄일렉트론코리아(TEL) 자소서

  (최소 100자, 최대 500자 입력가능)[반도체의 이해 및 실습]반도체공학, IC 프로세스 등의 수업을 통해 반도체의 기초이론과 공정 과정 등을 배웠습니다. ... VHDL과 FPGA를 이용하여 사칙연산 계산기를 제작한 적이 있습니다. ... 또한 PMIC 반도체인 LDO Regulator 설계 프로젝트를 통해 공정하고자 하는 반도체의 회로구조와 설계과정을 익힘으로써 반도체 장비의 이해를 심화했습니다.

  자기소개서 | 2페이지 | 3,000원 | 등록일 2022.07.05

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  한국수력원자력 전자 직렬 첨삭자소서

  그러니 OO님의 행동 등이 잘 드러나지 않네요.전자회로 프로젝트로 QuartusⅡ 소프트웨어를 이용해 직접 VHDL소스를 설계하고 컴파일하는 프로젝트였습니다. ... 본인이 지원한 직무와 관련된 활동은 어떤 내용인지 간략히 기술해 주십시오. (200자 이내)[책 이외의 프로젝트에 참여]전자공학도로서 이론적인 전공을 습득하는 것보다 실습 수강을 하면서 ... 설계하고 컴파일하는 프로젝트였습니다.

  자기소개서 | 13페이지 | 3,000원 | 등록일 2023.02.03

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