"VHDL설계 및 실습" 검색결과 121-140 / 162건

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  [11주차] LCD

  과 목 : 논리회로설계실험과 제 명 : Digital Clock 설계담당교수 : 정일섭 교수님학 과 : 전자전기공학과학 년 : 3학년이 름 :제 출 일 :논리회로설계실험 - 7차 실습 ... VHDL Source------------------------------------------------------------------------------------------ ... Display Data RAM(DDRAM)과 Character Generator RAM(CGRAM)에 대한 Address 정보를 저장하는 쓰기만 가능한 Register이다.▣ Clear 및

  리포트 | 10페이지 | 2,000원 | 등록일 2012.06.30

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  [12주차] Calulator

  감가산기는 앞에서 실습했던 4bit full_adder를 사용하고 이에 대한 입력은 딥스위치와 버튼스위치를 사용하여 설계를 한다.1. ... 중요한 점은 이미 ROM에 각 문자 및 숫자에 대한 것들이 지정이 되어 있으므로 필요한 문자 및 숫자는 표를 통해서 16진수로 설정을 해주면 출력이 가능합니다. ... 과 목 : 논리회로설계실험과 제 명 : 계산기 설계담당교수 : 정일섭 교수님학 과 : 전자전기공학과학 년 :이 름 :제 출 일 :논리회로설계실험 - 계산기 설계 과제7조 ( 유광위

  리포트 | 20페이지 | 2,000원 | 등록일 2012.06.30

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  HBE-COMBOⅡ 를 이용한 주유기기 구현

  업무 분장-설계교과목 과제 최종보고서교과목 명VHDL 설계 및 실습책 임 자(팀장)성 명소 속학 번학 년연 락 처과제 명HBE-COMBOⅡ 를 이용한 주유기기 구현개발기간참여학생학번이름전공1 ... 과제 범위- Altera Quartus Ⅱ를 사용한 VHDL 디지털 논리회로 설계4. ... 과제 진척 상세 내용① 목표- VHDL 언어 와 HBE-COMBOⅡ KIT를 이용하여, 주유기기를 구현함으로서 VHDL 언어 와 KIT의 기본원리를 파악, 그 능력을 향상 시키고자

  리포트 | 17페이지 | 3,000원 | 등록일 2010.11.28

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  xilinx를 이용한 FPGA실습

  토 의이번 실습은 VHDL을 이용하여 FPGA를 설계하고 그 결과를 RoV-Lab 3000을 이용하여 확인하는 것이었다. ... 설계 배경 및 목표• RoV-Lab 3000을 이용하여 FPGA를 실습한다. • RoV-Lab 3000의 사용법을 숙지하고 구조와 각 부분별 역할을 확인한다. • 3가지 예제 LED1 ... 설계 내용 및 방법2.

  리포트 | 13페이지 | 1,000원 | 등록일 2010.06.24

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  xilinx를 이용한 플립플롭(Flipflop)과 레지스터(Register)의 설계

  설계 배경 및 목표• D 플립플롭과 레지스터의 정의와 특성을 알고 이해한다. • reset과 enable핀이 있는 D 플립플롭을 VHDL로 어떻게 구현하는지 알아보고 실습하며 시뮬레이션으로 ... 토 의이번 실습은 Full adder와 MUX 설계 시 사용했던 component 구문을 사용해서 4개의 bit를 저장할 수 있는 shift register를 설계하였다. ... 설계 내용 및 방법-- Shift resister를 설계하기에 앞서 reset, enable핀이 있는 D Filp-flop을 설계한다. -- clk, reset, enable 과 d를

  리포트 | 11페이지 | 1,500원 | 등록일 2010.06.24

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  디코더 인코더 설계

  설계 ( 실험 ) 배경 및 목표 VHDL 을 이용한 디 코더 (Decoder) 설계 - Case 와 With ~ Select 문을 사용 - 시뮬레이션 방법 : Test bench waveform ... 토의 이번 설계는 VHDL 을 이용하여 decoder 와 encoder 을 설계하는 실험이었다 . ... 평소 한 가지 주제를 여러가지 구문으로 설계하는 것이 익숙치 않았기 때문에 서로 다른 구문들의 차이점을 자세하게 알 수 없었지만 이번 실습에서는 그렇한 것들을 확실하게 알 수 있었다

  리포트 | 26페이지 | 2,000원 | 등록일 2010.09.09

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  xilinx를 이용한 ROM, RAM설계

  관련 기술 및 이론(3) ROM(Read Only Memory)3. 설계 내용 및 방법(1) – ROM3. 설계 내용 및 방법(2) - RAM4. ... Read/write address와 4-bit 입출력을 가지는 RAM을 VHDL로 설계한다. • 설계한 RAM과 ROM을 시뮬레이션 해보고 ROM은 ROM table의 결과가 모두 ... ROM을 VHDL로 설계한다(ROM table은 임의로 작성). • Clock의 rising edge에서 동작하고 동기 enable, write enable기능을 갖고 4-bit

  리포트 | 17페이지 | 1,500원 | 등록일 2010.06.24

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  PreLab> Usage of XilinxISE on Spartan-3 프리렙 스파르탄 3 보드에서 자일링스 사용법

  디지털 회로 설계, 그에 대한 시뮬레이션 및 에뮬레이션을 통해 프로그램을데 상당히 까다로울 수 있다. ... Device Properties 및 시뮬레이션 관련 사항 설정 창이 뜨게 된다.이때 자신이 원하는 실습 환경에 맞게 지정해준다. ... 프로젝트 생성 하는 법설계를 하기 위해서는 반드시 Project를 생성시켜야 한다.Project = 설계된 파일들의 상호관계 및 관리를 위한 중요한 역할Next 버튼을 눌러주면 Xilinx

  리포트 | 18페이지 | 2,000원 | 등록일 2009.01.02

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  [VHDL] 7_Segment를 이용한 타이머 및 다양한 동작 (설계)

  VHDL을 통해 7_Segment를 이용한 타이머 및 다양한 동작을 구현해본다.2. ... 한 학기 동안 배운 VHDL을 충분히 복습하여본다.? 실습기간동안 배운 것 외의 기능을 사용하여본다.? ... 과제 개요이번 설계과제를 통해 구현 해본 것은 타이머입니다.실습시간에 배운 Switch, LED, 7_Segment 등을 이용하여 구현하였습니다. 0 ~ 9까지의키패드로 숫자를 입력받고

  리포트 | 25페이지 | 1,500원 | 등록일 2010.12.14

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  멀티플랙서 비교기 설계

  토의이번 VHDL실습은 멀티플렉서(MUX : multiplexer)와 4비트 비교기(4-bit comparator) 를 설계해 보는 실습이었다. ... 설계(실험) 배경 및 목표VHDL 을 이용한 멀티플렉서 설계 - 2x1 mux 또는 4x1 mux를 사용하여 8x1 mux를 구성한다. - 시뮬레이션 방법 : Test bench waveform ... 우선 멀티 플렉서는 설계는 바로 전 시간인 디코더 설계와 상당히 비슷한 부분이 많이 있어서 쉽게 실습할 수 있었다.

  리포트 | 25페이지 | 2,000원 | 등록일 2010.09.09

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  4비트 전가산기 감산기 설계

  토의 이번 설계 ( 실험 ) 은 지난 설계의 연장선으로 VHDL 을 이용하여 4 bit 전가산기와 2 의 보수를 이용한 감산기를 설계하는 실습이었다 . ... 설계 ( 실험 ) 배경 및 목표 VHDL 을 이용한 4bit 전가산기 설계 - 설계방법 : Behavioral Modeling - 시뮬레이션 방법 : Test bench waveform ... 설계 ( 실험 ) 내용 및 방법 4 bit 전가산기 입력과 출력은 bit_vector 또는 std_logic_vector 를 이용 시뮬레이션은 세가지 중 한가지 방법을 이용 표의 5

  리포트 | 22페이지 | 2,000원 | 등록일 2010.09.09

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  [디지털시스템] Project2 보고서 VHDL을 이용한 Digital Clock Mode Generator (소스포함)

  를 VHDL 로 설계해야 한다. 2.2 Describe how you do solve the problem. ... 1 Introduction 이번 실습에서는 digital clock chip 에 있어 사용되는 mode generator 를 VHDL(VHSIC Hardware Description ... MODE 에 따라 3 가지 또는 2 가지 내부 MODE 를 선택한다. - SET 은 SW1 으로 선택된 MODE 내에서 다시 SW2 로 세부 MODE 를 선택하면 시간, 분, 월, 일 및

  리포트 | 13페이지 | 3,500원 | 등록일 2008.07.07

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  멀티플렉서(MUX)와 비교기(Comparator)설계

  설계 배경 및 목표이번 7주차 실습은 멀티플렉서(Multiplexer)와 비교기(Comparator)를 설계하는 것이다. ... 먼저 8X1 MUX는 2X1 MUX VHDL파일을 만들어서 component, port map구문을 사용하여 8X1 MUX에 불러와서 설계하였다. component가 구조적으로 어떻게 ... 설계 내용 및 방법entity 선언(입력이 i와 s, 출력이 o)component문을 사용하여 앞서 설계한 2x1 MUX 사례화내부신호 정의port map으로 단자의 위치 결합(2)

  리포트 | 13페이지 | 1,500원 | 등록일 2010.06.24

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  VHDL The Usage of Xilinx ISE on Spartan-3(자일링스 사용법 Post lab)

  우리는 VHDL을 이용한 디지털 회로 설계를 관리하는 project의 생성과 관리 그리고 시뮬레이션과 에뮬레이션을 통하여 실습의 전체적인 흐름을 파악하도록 한다. ... 또한 사전강의에서 배운 과정 하나하나를 빼놓지 않도록 실험하는 동안 주의를 기울여 실험을 하여야 하겠다.# 참고문헌- ISE를 이용한 VHDL 및 FPGA 실습, Xilinx ISE ... 즉 VHDL 코드를 편집하고, 저장, 가져오기 등 HDL editor에 관한 것과 설계된 코드의 기능적인(functional) 관점을 시뮬레이션 하기위한 Synthesis와 실제 시간적인

  리포트 | 8페이지 | 2,000원 | 등록일 2008.09.28

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  2011년도 건국대 입학사정관제 편입학 1차합격 자소서

  중, 고등학교 시절부터 사소한 일상까지 계획을 세우는 메모광인 꼼꼼한 성격 덕에 설계기초과목인 디지털 논리회로, VHDL과목에 자신감이 생겼고 SoC 및 ASIC 설계분야의 끝없는 ... 외 꾸준히 학습하고 실습할 계획이며 3학년 동안 응용논리회로설계와 어셈블리언어 수강으로 기초를 더욱 탄탄히 다진 후 ASIC 설계, 반도체공학 등의 구체적인 전공과목 수강으로 설계분야에 ... 특히 VHDL과목에서 'DE2보드를 연계한 VGA control logic 설계' 프로젝트 중 디자인플로우 과정을 몸소 느껴가며 불철주야 노력해 모니터에 결과가 나왔을 때 조원들과

  자기소개서 | 1페이지 | 3,000원 | 등록일 2011.02.10

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  RS와D플립플롭실험(예비)

  CLK앞에 NOT 게이트를 부착하면 하강 에지에서 값을 출력으로 내보내는 D플립플롭 설계도 가능하다.- 참고문헌 : VHDL을 이용한 디지털 논리회로 설계(William Kleitz ... -참고문헌 : , 정보통신실습교재? ... 실험 설계 및 방법(1) 실험 1 : RS-FF의 실험그림 6-8과 같이 4개의 7400(2-입력) NAND게이트를 사용하여 RS-FF를구성하여, R, S의 각 입력조항에 따라 출력

  리포트 | 11페이지 | 2,000원 | 등록일 2012.10.11 | 수정일 2013.11.18

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  FPGA를 이용한 신호등구현

  있어 필수적인 FPGA에 대한 동작과 응용 설계에 대한 실습과 VHDL(VHSIC Hardware Description Language)언어를 통한 Cording 실습 그리고 Test ... 그리고 VHDL은 대규모 설계를 위한 설계의 공유, 검정, 관리를 지원하기 위해 패키지(Package), 구성요소(Configuration declaration) 및 하나의 entity에 ... 특정기술 및 공정에 무관VHDL은 특정 ASIC(Application Specific IC)업체의 특정기술이나 공정에 무관하게 사용할 수 있다.?

  리포트 | 52페이지 | 1,500원 | 등록일 2007.08.08

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  VHDL-Pre lab - Mux and DeMUX

  출력신호는 Active low로 으로 이를 이용해 VHDL code 작성 및 Simulation을 구현해 보도록하자.3. ... 이때 input 값이 output 값으로 나온다고 해서 실질적인 signal 요소를 혼돈 해서는 안된다.- describe its functional behaviors위의 논리설계를 ... Dataflow를 짜면서 알게 된 것인데, 지난 주에 실습했던 decoder의 code와 매우 흡사한 형태임을 알게 되었다- make a input/output pin assignment이번에도

  리포트 | 13페이지 | 2,000원 | 등록일 2009.06.29

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  VHDL-Pre lab - Counters

  실제 실험에서 Spartan b/d 를 통해 실제 coding이 맞는지 확인해 봐야 한다.ISE를 이용한 VHDL 및 FPGA 실습 , 홍릉과학출판사, 김재철 ... 실험 목적Counter에 대해 이해하고 동기식과 비동기식의 Reset Counter 의 차이를 이해하고 설계한다.2. ... 나머지 동작은 기본적인 Counter의 동작과 같다.4-3> write VHDL codesClk 를 제외하고 코드를 짠 결과이다.

  리포트 | 9페이지 | 2,000원 | 등록일 2009.06.29

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  VHDL코드를 이용한 spartan-3 보드구현(spartan 보드 사용법)

  , Xilinx ISE 9.2i프로그램을 사용하여 VHDL을 이용한 디지털 회로 설계를 관리하는 project의 생성과 관리 그리고 시뮬레이션과 에뮬레이션을 통하여 실습의 전체적인 ... ISE 9.2i program, Spartan-3 Board, JTAG cables이론 및 프리랩VHDL 소개1. ... 즉 초기 설계 단계에서 알고리즘 검증을 위해서 많이 사용한다.2) Dataflow modeling: 신호 및 제어의 흐름과 같은 데이터의 흐름을 나타낸다.

  리포트 | 29페이지 | 3,000원 | 등록일 2008.06.01

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