"VHDL설계 및 실습" 검색결과 41-60 / 162건

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  2024 sk하이닉스 설계 합격 자기소개서

  특히 메모리 설계와 회로 검증에 대한 깊은 이해를 위해 전자공학과 컴퓨터공학 관련 과목을 수강하였고, Verilog 및 VHDL에 대한 전문 지식을 쌓기 위해 관련된 전문 과정을 이수했습니다 ... 이러한 과정에서 저는 회로 설계의 이론뿐 아니라 실습의 중요성도 깊이 인식하게 되었습니다.특히, 실제 시나리오를 시뮬레이션하는 프로젝트를 통해 FPGA를 이용한 메모리 컨트롤러 설계를 ... 대학 내 다양한 프로젝트 및 그룹 과제에 참여하며 실제 문제를 해결하는 경험을 쌓았습니다.

  자기소개서 | 6페이지 | 5,000원 | 등록일 2024.09.18

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  (합격자소서)서울교통공사 전자

  그러나 생소한 디스플레이 이론과 Mask 패턴 설계 같은 실습과정은 너무나 어렵게 다가왔습니다. ... 대학 4학년 때, 전자공학실험 수업으로 FPGA기반 VHDL을 이용한 라인트레이서 프로젝트를 수행하였습니다. ... 지원직무와 관련된 경력 및 경험활동의 주요내용과 본인의 역할을 구체적으로 기술하시오.

  자기소개서 | 2페이지 | 3,000원 | 등록일 2020.12.31

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  (합격자소서)경신 연구개발

  대학 4학년 때, 전자공학실험 수업으로 FPGA기반 VHDL을 이용한 라인트레이서 프로젝트를 수행하였습니다. ... TFT-LCD, PDP, AMOLED, FED 등 여러 가지 디스플레이 이론을 배우고 단계별 프로젝트를 통하여 실습을 하였습니다. ... 이것을 제 노력과 열정으로 채워 경신이 Global Top1이 되는 데에 큰 보탬이 되고 싶습니다.3.귀하가 경신 및 해당직무에 지원한 이유는 무엇입니까?

  자기소개서 | 4페이지 | 3,000원 | 등록일 2020.12.31

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  (합격자소서)동서발전 발전 전기업무

  그 과정은 차세대 디스플레이 교육으로 TFT-LCD, AMOLED, FED 등 생소하게 느껴지는 디스플레이 이론과 Mask 패턴 설계와 같은 실습은 너무나 어렵게 다가왔습니다.그러나 ... 개선점을 파악하여 설비보전 및 개선에 대한 경험과 저만의 노하우를 축적할 수 있었습니다. ... (최근 5년 이내 사례로 기술할 것)[다른 생각, 다른 결과]대학 4학년 때, 전자공학실험 수업으로 FPGA기반 VHDL을 이용한 라인트레이서 프로젝트를 수행하였습니다.

  자기소개서 | 3페이지 | 3,000원 | 등록일 2020.12.31

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  삼성전자 공정기술 합격 자기소개서 (3)

  반도체 공정 실습]학과의 특성상 실습 또는 설계 과목이 비교적 많았습니다. ... CAD를 이용하여 mask 도면을 설계하거나 TechWiz Tool과 PSPICE를 이용한 소자 설계 시뮬레이션을 해보았습니다. ... VHDL system을 경험해볼 수 있었으며 좀 더 중요하게 다가오는 사람과 소통을 할 수 있었습니다. 4인 가정에서 홈스테이를 했는데 중국인 학생도 있었습니다.

  자기소개서 | 5페이지 | 3,000원 | 등록일 2023.02.06

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  (합격자소서)애경산업 공무분야

  그 과정은 차세대 디스플레이 교육으로 TFT-LCD, AMOLED, FED 등 생소하게 느껴지는 디스플레이 이론과 Mask 패턴 설계와 같은 실습은 너무나 어렵게 다가왔습니다.그러나 ... 공무분야의 스페셜리스트가 되는 데에 큰 기반이 될 것이라 자신합니다.[3년간의 경험]생산기술 엔지니어로써 3년간 근무하며 데이터를 통한 현상분석, 그리고 현상에 따른 설비 문제점 및 ... 이를 바탕으로 좋은 결과를 만들어낸 경험이 있다면 기술해 주십시오. [ 700자 이상 800자 이내 ][다른 생각, 다른 결과]대학 4학년 때, 전자공학실험 수업으로 FPGA기반 VHDL을

  자기소개서 | 4페이지 | 3,000원 | 등록일 2020.12.31

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  VHDL실습 MUX 및 Decoder

  VHDL 및 실습MUX 및 Decoder 설계 및 시뮬레이션1.서론 및 배경이론논리게이트를 사용한 흐름제어-> ENABLE은 ‘할 수 있게 하다’라는 의미로 출력을 제어할 수 있는 ... 시간지연이 일어난 것을 볼 수 있지만 우리 실습과정에서는 크게 상관이 없으므로 이대로 진행한다.내가 설계한 칩이 어느 위치에 있는지 확인할 수 있다.file-new-VHDL file을 ... 1 multiplexer로 작동할 수 있도록 코드를 짠다.다음과정들은 schematic으로 디자인한 과정과 동일하다.schematic과 vhdl로 설계한 것이 RTL viewer를

  리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

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  디시설 - 기본적인 디지털 논리회로 설계

  결과 보고서( 기본적인 디지털 논리회로 설계 )제목기본적인 디지털 논리회로 설계실습 목적본 실습에서는 기본 논리 게이트로 구성된 회로를 Schematic과 VHDL로 각각 설계하여 ... 결과 및 토의결론? ... 시뮬레이션 후, 시뮬레이션 결과가 작성한 진리표와 일치하는지 확인함으로써 논리회로 설계 과정과 설계 방식의 차이점과 장단점을 비교한다.실습 내용실습 결과Schematic설계1.

  리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20

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  디시설 - 패리티 발생기, 검사기 설계

  결과 보고서( 패리티 발생기, 검사기 설계 )제목패리티 발생기, 검사기 설계실습 목적패리티 비트는 데이터 전송 도중 오류가 발생했는지 검사하는 데 사용된다. ... 이 실습에서는 데이터 오류를 검사하는 데 사용되는 패리티 비트에 대해 알아본다.실습 내용실습 결과패리티 발생기 VHDL 코드- 코드 주요 내용generic : generic은 파라미터의 ... 값을 결정할 수 있게 하며, 쉽게 수정할 수 있으므로 설계를 쉽게 변경할 수 있다. generic 문은 entity 내에 선언돼야 하며, 지정된 파라미터는 모든 설계에서 사용할 수

  리포트 | 6페이지 | 1,000원 | 등록일 2019.07.20

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  디시설 - 4비트 가산감산기 , BCD 가산기

  이 실습에서는 BCD로 입력되는 두 수를 더한 2진 결과를 다시 BCD로 출력하기 위해 BCD로 변환하는 과정을 실습한다.실습 내용실습 결과4비트 가산기VHDL코드- 코드 주요 내용 ... 고찰이번 실험은 BCD 가산기를 설계하고 원리를 알아보는 실험 이었다. ... 입력의 범위를 제한하고 합을 구하는 것은 앞의 4비트 가산기 설계와 비슷했으며, 합이 9이하인 경우는 10의 자리 수에 0을 할당하고 그대로 출력하면 되었다.

  리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20

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  디시설 - ‘1’ 개수 카운터 Leading one 카운터 설계

  이 실습에서는 loop 문을 다양하게 활용하는 방법에 대해 배울 수 있다.실습 내용실습 결과‘1’ 개수 카운터 VHDL 코드- 코드 주요 내용 및 동작 부분 해석for ~ loop문 ... 결과 보고서( ‘1’ 개수 카운터 / Leading one 카운터 설계 )제목‘1’ 개수 카운터 / Leading one 카운터 설계실습 목적이 실습에서는 입력되는 이진 벡터에서 앞에 ... 고찰이번 실험에서는 ‘1’개수 카운터와 Leading one 카운터를 설계해보았다.이전 4bit 가산기나 bcd 가산기 보다는 코드를 작성하기 더 쉬웠고 원리를 이해하는데 큰 무리가

  리포트 | 6페이지 | 1,000원 | 등록일 2019.07.20

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  VHDL을 이용한 논리 게이트 실습

  실습명 : QuartusⅡ를 이용한 기본논리게이트(And,Or,Nand,Nor,Not,Xor,Xnor)의 설계 및 실습2. ... VHDL 및 실습ReportQuartusⅡ를 이용한 기본 논리게이트 실습제출일2013년 3월 18일제출기한2013년 3월 18일담당교수최 종 성 교수님학과전 자 공 학 과학번2009144029이름우 ... 실습목표 :(1) QuartusⅡ로 기본논리게이트 설계를 Schematic과 VHDL로 해보고 비교해본다.(2) 기본논리게이트의 반복설계로 QuartusⅡ를 숙달한다.3.

  리포트 | 28페이지 | 1,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  VHDL을 이용한 digital watch 설계

  시뮬레이션 및 실습① 2x1 MuxⓐVHDLAnd, Or, Not게이트를 하위디자인으로 설계된 2x1Mux의 VHDL이다. ... VHDL 및 실습ReportDigital Watch제출일2013년 4월 15일최종기한2013년 4월 15일담당교수최 종 성 교수님학과전 자 공 학 과학번2009144029이름우 경 ... 디지털시계의 설계는 이전에 실습한 Mux, Counter등으로 이루어져있으므로 각각의 기능을 하도록 설계한후 그 기본기능을 바탕으로 Top디자인에서 재구성하는 방법으로 설계하게된다.

  리포트 | 19페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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  VHDL실습 메모리(ROM,RAM)설계

  VHDL 레포트1.서론 - (1) signal vs variable(2) ROM vs RAM2.실습내용 - (1) signal(2) variable(3) ROM(4) RAM1.서론( ... DATA_OUT : read datasignal2.실습내용signal을 이용한 시프트레지스터 설계는 다음과 같다.6번째 줄~12번째 줄? ... RAM 설계Address = 3bit (번지가 8개이므로)위의 그림과 같이 쓰기 포트와 읽기 포트가 분리된 8byte Dual Port RAM을 설계한다.입출력포트?

  리포트 | 10페이지 | 2,000원 | 등록일 2019.04.20

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  VHDL실습 디지털 시계

  VHDL 및 실습디지털 시계 설계 및 시뮬레이션1.서론‘디지털시계‘ 라는 전체 시스템의 설계를 vhdl이나 schematic등 하나의 디자인이 아닌 기능별로 블록화, 부품화 하여 이를 ... 그럼 위 과정의 순서대로 디지털시계를 설계하는 것을 적어보려 한다.2.실습내용2x1 MUX프로젝트를 새로 생성할 때, 평소에는 다음과 같은 창에서 그냥 넘어 갔지만 지금은 component문을 ... Top-Down구조로 연결하여 설계해 보았다.우선, 디지털시계를 설계하기 위해서는 다음의 회로들을 설계해야 한다.① 2x1 MUX② 1초 생성기 ?

  리포트 | 14페이지 | 2,000원 | 등록일 2019.04.20

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  VHDL 디지털 시계 digital watch

  Top Disign의 VHDL의 설계에 사용하고 시그널을 사용해서 회로간 연결한다. 자세한 내용은 실습내용에서 다루겠다.3. ... 실습내용 및 결과(1) 1초 생성기0~line 24에서 cnt를 24999999로 설정하는 이유:보드 내에 자체 클럭이 50MHz이다. ... [Schematic]VHDL을 통해 만들어 놓은 각 하위 디자인을 회로도 심볼 파일로 변경하여 설계한다.

  리포트 | 15페이지 | 2,000원 | 등록일 2017.11.26 | 수정일 2019.06.14

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  VHDL 카운터 설계 및 시뮬레이션

  카운터 설계 밑 시뮬레이션VHDL 3차 REPORT목차Ⅰ. 실습목적Ⅱ. ... 실습내용 및 결과(1) 16진 카운터-VHDL 코드Reset이 걸리지 않는 한 0에서 15까지 증가하는 15진 카운터의 VHDL 코드를 작성한다.nRst 의 값이 0일 때 Cnt의 ... 실습내용 및 결과(1) 16진 카운터(2) 10진 카운터(3) 5-6-7반복 13진 카운터(4) 2-13반복 12진 카운터Ⅳ. 실습소감Ⅰ.

  리포트 | 18페이지 | 2,000원 | 등록일 2017.11.26 | 수정일 2018.08.27

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  디지털 도어락 설계 코드, 보고서 ,ppt

  설계 및 구현하고, 상태 전환이 설계 사양대로 동작함을 확인한다. 4) 디지털 도어락을 VHDL 코드를 이용하여 구현하고, 이를 Modelsim으로 검증하며, FPGA 실습 키트에 ... 1) FPGA 실습키트를 활용하여 디지털 도어락을 구현한다. 2) Switch 입력과 FND 및 LED 출력을 위한 VHDL 코드를 작성한다. 3) 디지털도어락 동작을 위한 내부 상태머신을

  리포트 | 5페이지 | 4,000원 | 등록일 2016.05.31 | 수정일 2021.12.08

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  4차선 신호등 제어기 설계를 위한 VHDL 코드 및 결과보고서

  실습 내용(1) 4차선 신호등 제어기 설계를 위한 VHDL 코드(2) vhdl 코드를 작성한 후 프로그래머를 위한 핀 할당(3) vhdl 코드에 대한 시뮬레이션4. ... 실습 목적 :앞서 배운 코드에 대한 이해와 순차회로 및 클럭의 역할을 공부함으로써 특정 주기로 LED와 7-SEGMENT를 제어하는 4차선 신호등 제어기를 설계함으로써 그 내용들을 ... 실습 결과물5. 고찰1. 실습 제목 : 4차선 신호등 제어기 설계2.

  리포트 | 12페이지 | 10,000원 | 등록일 2015.06.23 | 수정일 2015.09.07

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  디시설 - 7-세그먼트 디코더 설계

  제목7-세그먼트 디코더 설계실습 목적하나의 7-세그먼트 FND는 한 자리의 16진수를 출력할 수 있다. ... 연결하여 직접 출력하도록 한다.VHDL 코드- VHDL 코드 주요 동작부분 해석① 18행의 rising_edge(clk)는 클럭의 상승 에지가 발생하는 것을 검사해 에지에 동기시키고 ... 이 실습에서는 스위치 입력으로 저장된 0x0~0xF 사이의 한 자리 16지수를 한자리 7-세그먼트에 출력하며 스위칭 인코더와 7-세그먼트 디코더의 동작특성을 알고, FPGA kit와

  리포트 | 7페이지 | 1,000원 | 등록일 2019.07.20

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