"VHDL code" 검색결과 401-420 / 521건

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  디지털 시스템 설계 9장 연습문제(일부)

  P9.2 Use schematic entry to implement the general datapath shown in Figure 9.27.p9.5 Write the VHDL code ... coding⇒ or_8.vhd⇒ datapath2.vhd⇒ iregister.vhd⇒ mux4.vhd⇒ add.vhd⇒ simulation ... code for the datapath for Example 9.7P9.35 Design and simulate a dedicated datapath for solving the

  리포트 | 7페이지 | 3,500원 | 등록일 2007.06.11

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  [Digital Logic Design Project] Full adder

  + a’bc’ + abc + ab’c’Couta bc000111100001010111Cout = ab + bc + ac작성한 표를 이용하여 logic circuit를 설계한다.VHDL을 ... Full adder를 확장시켜서 만들 수 있다.설계3개의 입력(a, b, cin)과 2개의 출력(s, cout)을 가지는 full adder를 설계하라.Full adder의 truth ... 이용하여 full adder을 설계한다.ENTITY adder ISPORT ( a, b, c : IN BIT ;s, cout : OUT BIT );END adder;ARCHITECTURE

  리포트 | 5페이지 | 1,000원 | 등록일 2010.01.20

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  메모리(ROM,RAM)설계결과보고서

  8비트 ROM의 VHDL 설정① addr, c_e, o_e 를 INPUT, data를 OUTPUT설정② CONSTANT 지정③ PROCESS 선언④ IF, ELSEIF 조건 구문 설정 ... RAM(Random-access memory)의 VHDL 설정① addr, ce, rd, we 를 INPUT, data를 OUTPUT설정② CONSTANT 지정③ PROCESS 선언④ ... ROM의 VHDL 설정① addr, c_e, o_e 를 INPUT, data를 OUTPUT설정② CONSTANT 지정③ PROCESS 선언④ IF, ELSEIF 조건 구문 설정* 2차원

  리포트 | 13페이지 | 1,500원 | 등록일 2009.05.25

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  [11주차] LCD

  VHDL Source------------------------------------------------------------------------------------------ ... DDRAM)과 Character Generator RAM(CGRAM)에 대한 Address 정보를 저장하는 쓰기만 가능한 Register이다.▣ Clear 및 커서의 이동에 대한 명령코드를 ... 위해서는 8 bits data 버스와 3control 시그날을 구동하기위한 11 IO pin들이 필요하다 3 control 시그날은E: enable, or "LCD-select".

  리포트 | 10페이지 | 2,000원 | 등록일 2012.06.30

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  한화 자소서

  전 영어를 원어민처럼 잘하진 못하지만, C, C++, VHDL 등, 어떠한 새로운 언어를 접하더라도 금새 익숙해지고, 원하는 결과물을 만들어내는 역량이 있습니다. ... 또한 3권의 서적을 참고해 가며 MCU의 시스템 프로그래밍 방법을 배웠고, C언어 기반의 코드 비젼 툴을 자유자재로 사용할 수 있는 능력을 길렀습니다. ... 한 달 동안 인터넷과 서적의 7-segment 시계코드를 분석해 가며 이 문제를 풀기 위해 노력하였습니다.

  자기소개서 | 2페이지 | 3,000원 | 등록일 2011.04.04

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  Logics를 이용한 논리회로 설계보고서

  설계 7: 코드변환기9. 설계 8: 플립플롭10. 설계 9: 비동기식 카운터11. 설계 10: 동기식 카운터12. 결론1. ... 시뮬레이터 요약▷ 프로그램 : Logic Works 5▷ 제공하는 소자- 입출력 및 전원 관련 소자- 조합회로- 스파이스(Spice)회로- 아날로그 소자- VHDL(VHSIC Hardware ... 앤 드롭 형식으로 모든 소자를 쓸 수 있어서 편리하다.- 회로의 최종 부분에서뿐만 아니라 중간에서도 중간결과를 볼 수 있게 되어있어서 시뮬레이션 도중에 쉽게 디버그할 수 있다.- VHDL도

  리포트 | 71페이지 | 6,000원 | 등록일 2011.04.24

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  영문자를 나타내는 7-segment 디코더

  FILE NAME: seven_seg.vhd-- DATE: 2005. 11. 22-- AUTHOR: 컴퓨터정보공학부 200421334 윤지인---- DESCRIPTION: This code ... 코드------------------------------------------------------------------------------- Entity: 7-segment ... 1 030 1 10 1 1 1 1 0 141 0 01 1 0 1 1 1 151 0 11 0 0 0 1 1 161 1 01 1 1 1 0 1 171 1 10 0 1 1 0 1 1◆ VHDL

  리포트 | 4페이지 | 2,000원 | 등록일 2007.12.01

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  vhdl을 이용한 디지털 시계.(연습문제 풀이. Digital systems : principles and applications)

  제작.■ 목 표● VHDL을 이용 동기식 카운터를 이용한 디지털 시계를 설계.● VHDL의 코드를 이해하고 다루는 법을 익힌다.■ 설계 방향.VHDL을 이용한 설계로 시, 분, 초를 ... 트 제 목 / 목 표-3-■설계 방향/필요성-3-■프로젝트진행계획-4-■VHDL코드/시뮬레이션-5-■연습문제 풀이-10-■결과 및 고찰-13-■ 제 목 : VHDL을 이용한 디지털시계 ... 제작 완료 PPT제작, 결과 보고서 작성각 조원 개인별 활동■ 코드 및 시뮬레이션① 6진 카운터 - 코드6진카운터-시뮬레이션10진 카운터10진 카운터 시뮬레이션60진 카운터60진 카운터

  리포트 | 13페이지 | 2,500원 | 등록일 2008.02.20

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  4비트 전가산기 감산기 설계

  엔티티와 아키텍처를 사용하여 모듈을 구성하는 연습은 많이 해보았지만 , 컴포넌트를 사용하여 구조적 VHDL 코드를 작성하는 방식은 처음이었기에 조금은 어려움이 있었다 . ... 설계 ( 실험 ) 배경 및 목표 VHDL 을 이용한 4bit 전가산기 설계 - 설계방법 : Behavioral Modeling - 시뮬레이션 방법 : Test bench waveform ... 토의 이번 설계 ( 실험 ) 은 지난 설계의 연장선으로 VHDL 을 이용하여 4 bit 전가산기와 2 의 보수를 이용한 감산기를 설계하는 실습이었다 .

  리포트 | 22페이지 | 2,000원 | 등록일 2010.09.09

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  VHDL Digital Alarm Clock 디지털 알람 시계

  _1s ,CNT_10h => cnt_10h ,CNT_1h => cnt_1h,CNT_10min => cnt_10min,CNT_1min => cnt_1min,AMPM => LED,SET ... cnt_1s : std_logic_vector(3 downto 0);signal tmp_cnt_10h : std_logic_vector(3 downto 0);signal tmp_c ... _0 : counterport map( CLK => CLK_PS ,RST => RST ,-- STATE => state ,CNT_10S => cnt_10s ,CNT_1S => cnt

  리포트 | 17페이지 | 5,000원 | 등록일 2011.06.14

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  FF, SP CONVERSION

  또한 F/F를 이용하여 8-bit serial-to-parallel register를 설계하고 시뮬레이션 해본다.Xilinx ISE Webpack의 기능▶ VHDL 코드 합성Xilinx ... ISE는 유저가 코딩한 VHDL이나 Verilog 또는 SCH를 Netlist로 만드는 과정을 수행하도록 지원한다. ... POST REPORTF/F & S-P conversion자일링스의 '스파르탄-3A DSP Hyperlink "http://www.eetkorea.com/SEARCH/ART/FPGA.HTM

  리포트 | 14페이지 | 1,000원 | 등록일 2010.03.26

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  Ping-pong(핑퐁) Machine 설계코드및 분석

  이러한 조건들을 모두 만족하는 VHDL module source coding(entity name : pinsignal은 rst_n, clk, start_sw, P_p1, P_p2이며 ... 만을 이용하였다.이와 같이 VHDL module source coding을 완성하였고, synthesize를 통하여 오류의 검출 및 수정을 하였다. ... module source code를 작성하였다. entity내의 port 선언에 input signal로 rst_n, clk, start_sw, P_p1, P_p2를 지정하였고,

  리포트 | 14페이지 | 2,000원 | 등록일 2007.11.16

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  VHDL MUX and DEMUX(vhdl prelab 입니다)

  분할 다중화(CDM : code division multiplexing)방식으로 분류한다. ... 출력은 출력 선택 신호(Sel)에 의해 선택된다.- Write VHDL codeslibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL ... 이와 같은 회로의 논리식을 이용한 VHDL 표현을 자료흐름 표현이라 한다.

  리포트 | 16페이지 | 2,000원 | 등록일 2008.09.28

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  카운터결과보고서

  Asynchronous Counter의 VHDL 설정① clk, rst를 INPUT, cnt를 OUTPUT설정② PROCESS 선언③ IF, ELSEIF 조건 구문 설정* 플립플롭의 ... synchronous Counter의 VHDL 설정① clk, rst를 INPUT, cnt를 OUTPUT설정② PROCESS 선언③ IF, ELSEIF 조건 구문 설정* 플립플롭의 ... synchronous Counter의 VHDL 설정① clk, rst를 INPUT, cnt를 OUTPUT설정② PROCESS 선언③ IF, ELSEIF 조건 구문 설정* 플립플롭의

  리포트 | 12페이지 | 1,500원 | 등록일 2009.05.25

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  VHDL을 이용한 스톱워치 구현

  I.프로젝트 개요VHDL을 이용한 Dot Matrix LED 제어 및 STOP WATCH 구현3개의 Dot Matrix로 MIN, SEC, SEC_HUN 표현Stop 버튼 과 reset ... dot_sec_hun 모듈에서 스캔값으로 사용5. dot_sec_hun.vhd : char_cnt 모듈에서 출력한 char_out신호를 D_IN으로 입력 받아서 각 D_IN의 값에 ... )/ 5000(카운트 값 : 1001110001000) = 10,000Hz(마지막bit)로 계산 되어 마지막 bit 즉 cnt(12)의 동작 파형이 10,000Hz이 출력 4. char_cnt

  리포트 | 13페이지 | 3,000원 | 등록일 2011.09.07

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  2-port Nand,Xor, 3-port AND gate의 설계

  모든 객체는 자료형을 가져야 하며 VHDL은 무한한 종류의 자료형을 사용할 수 있도록 되어 있다. i ) 신호(Signal) signal 객체의 경우 a, b, c는 객체의 이름이며 ... 토의이번 실험을 통해서 기초적인 연산자 OR, NAND, XOR, 3port AND의 논리값을 코드를 짜고 시뮬레이션 해 봄으로써 확인할 수 있었다. ... VHDL 설계에서 외적 변수를 나타내는 것으로 신호가 흐르는 선(Wire)으로 표현되는 것이다.

  리포트 | 25페이지 | 1,000원 | 등록일 2010.06.24

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  [VHDL] Entity, Architecture, VHDL, Process문

  본강좌의 주제인VHDL은 회로의 연결 정보를 포함할 뿐만아니라 C와 같은 프로그래밍 언어의 성격도 가지고 있어서 매우 다양한 하드웨어 기술 방법을 제공한다. ... HDL이 C와같은 프로그래밍 언어와 다른점은 프로그래밍 언어는 전부 순차구문(sequential statements)으로 구성 되어 있지만 HDL은순차구문 이외에 병렬구문(concurrent ... 즉 아키텍처 몸체 내에서 프로그래밍된 병행문은 하드웨어상의 네트리스트와 같은 의미로서 수행되기 때문에 코드 내의 위치상 선후 관계와 실행 순서와는 실제 아무런 상관이 없다.

  리포트 | 4페이지 | 1,500원 | 등록일 2009.05.04

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  car security system vhdl

  성능 검증은 Timing simulation을 통해서 확인하시오.문제 풀이 ;위의 system은 자동차 경보 system과 latch의 결합으로 이루어져 있다.이번 coding은 두 ... 회로의 결합으로 만들어 보겠다.우선 위의 회로 중에서 다음에 해당하는 회로의 coding을 해 보겠다.library ieee ;use ieee.std_logic_1164.all;entity ... Designing a Car Security System -Version2 VHDL 설계Qustion!!!

  리포트 | 5페이지 | 1,000원 | 등록일 2006.10.28

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  xilinx를 이용한 FPGA실습

  토 의이번 실습은 VHDL을 이용하여 FPGA를 설계하고 그 결과를 RoV-Lab 3000을 이용하여 확인하는 것이었다. ... 코드를 제대로 입력했음에도 불구하고 장비 문제나 케이블 문제로 실습이 원활히 되지는 않았지만 다른 조와 같이 상의하며 해보니 수월하게 진행되었다.5. ... 점에서 단순히 코드를 잘 짠다고 프로그램이 완성되는 것이 아니라 하드웨어적 요소들까지 잘 결합되어야 진정한 완성된 제품이 만들어지는 것이 아닐까 생각한다.

  리포트 | 13페이지 | 1,000원 | 등록일 2010.06.24

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  [무선통신] 고속데이터 처리를 위한 터보 인코더 설계

  그리고 C언어를 이용한 최적화된 시뮬레이션과 터보 코드의 성능평가를 통한 최적화를 실시하였다. ... 그리고 C언어를 이용한 최적화된 시뮬레이션과 터보 코드의 성능평가를 통한 최적화를 실시하였다. ... 그리고 최적화된 정보를 바탕으로 터보코드를 VHDL언어를 이용하여 설계하고, Xilinx Vertex 1000E(XCV1000E)-PQ240칩을 이용한 테스트 보드에 다운로드 후 PCI인터페이스를

  리포트 | 4페이지 | 2,000원 | 등록일 2004.05.21

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