"VHDL code" 검색결과 321-340 / 521건

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  01-논리회로설계실험-예비보고서

  실험 목표VHDL의 기본개념과 프로그래머블 로직의 형태를 이해하고 이를 통해 기본 게이트를 설계할 수 있다.2. 예비 이론(1) CPLD, FPGA란? ... *************) 소스 코드동작적 모델링자료 흐름 모델링library IEEE;use IEEE.STD_LOGIC_1164.ALL;entity A4_KYK_KYS_1 isport ... 도트(·)를 이용해 C = A·B 의 형태로 나타낸다.- NAND Gate : 입력 A = 1, B = 1 일 때 출력 C = 0 이 되고 그 외의 입력일 때는 C = 1 이 된다.

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  경희대학교 논리회로 레포트

  HDL로 작성된 코드는 로직 컴파일러를 이용하여 컴파일한 후 해당 기기에 올려 진다. 대개의 경우, 테스트를 진행하며 여러 번 코드를 수정하여 기기에 올려볼 수 있다. ... ABEL, AHDL, Confluence, CUPL, HDCaml, JHDL, Lava, Lola, MyHDL, PALASM, RHDL, 베릴로그, VHDL등이 있다.5) CAD Tools ... 시뮬레이터는 디지털 기기의 실제 클럭과 유사한 리셋 가능한 클럭을 유지하고 설계자가 코드를 디버그하기 위해 특장 시간 동안의 다양한 레지스터의 값들을 볼 수 있도록 해준다.

  리포트 | 3페이지 | 2,000원 | 등록일 2016.04.17

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  VHDL기초강의

  ; END COMPONENT ;조합회로 예제VHDL code*BEGIN stage0: fulladd PORT MAP ( Cin, x0, y0, s0, c1 ) ; stage1: fulladd ... code*FAxn –1cncn1”yn1–sn1–FAx1c2y1s1FAc1x0y0s0c0MSB positionLSB position조합회로 예제4-bit ripple carry adder ... code*Edge triggered F/F 클럭 입력이 '1' - '0'(falling edge) 또는 '0' - '1'(rising edge)일 때 출력을 내보낸다.

  리포트 | 106페이지 | 1,000원 | 등록일 2010.05.11

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  [논리회로실험] 실험11. 디지털 클락

  코드 내에서 seg_clk_cnt로 쓰인다. 즉, seg_clk_cnt가 200이 되면 0으로 초기화하고, DIGIT의 state에 해당하는 sel을 1증가시킨다. ... 위의 설명을 나타내는 코드는 아래와 같다.process( rst_n, clk )variable seg_clk_cnt : integer range 0 to 200;beginif( rst_n ... 논리회로설계실험과 제 명 : 디지털 시계 설계담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.06.11.Introduction이번 실험에서는 VHDL을

  리포트 | 19페이지 | 2,000원 | 등록일 2014.03.22

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  [논리회로실험] 실험9. detector

  코드는 아래와 같다.IBUF01 : IBUF port map(load, load_in);그리고 concurrent하게 계속 출력값이 바뀌어야 하므로 아래와 같이 코딩한다.Z_out ... 논리회로설계실험과 제 명 : 유한 문자열 인식기 설계담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.05.27.Introduction이번 실험에서는 VHDL을 ... 그리고 입력값인 X를 선언한다. output으로는 결과를 나타내는 Z_out을 선언한다.architecture 내에는 IBUF의 component들을 선언해준다.

  리포트 | 10페이지 | 2,000원 | 등록일 2014.03.22

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  Xilinx사 ISE의 isim 시뮬레이션을 스크립트로 실행하는 방법

  ISim 은 Xilinx 사의 ISE 에 내장된 HDL 시뮬레이터로서 Verilog & VHDL 언어로 설계된 디지털 회로의 레지스터 레벨 혹은 타이밍 시뮬레이션에 사용된다.ISim ... 실행파일은 개별적으로 얻는 것이 아니고 Xilinx 사 홈페이지 (www.Xilinx.com)에 공개된 ISE 패키지에 내장되어 있기 때문에 ISE를 다운로드 받아 설치하면 ISim ... ISE 상에서 프로젝트를 설정하고 Verilog 코드를 작성하여 프로젝트에 등록하고 시뮬레이션을 실행하면 아래 그림과 같은 GUI가 나타나서 시뮬레이션에서 출력된 파평을 그래픽으로

  리포트 | 17페이지 | 2,500원 | 등록일 2012.08.18 | 수정일 2014.08.19

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  05 논리회로설계실험 예비보고서(조합회로)

  실험 목표비교기, MUX, DEMUX, ALU에 대해서 알아본다.VHDL 문법 중 function과 procedure에 대해 알아보고 이를 이용하여 ALU를 설계해본다.2. ... B가산010Y = A - B감산011Y = A + 1A의 증가100Y = A and BAND101Y = A or BOR110Y = A xor BXOR111Y = not ANOT(2) 소스 코드8가지

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  [공학]16비트 컴퓨터 설계 보고서

  이번 설계 과정 중 사용하는 coding의 source는 2학년 과목인 디지털 시스템 설계의 "Digital Logic and Microprocessor Design with VHDL"을 ... 같은 구조의 code를 갖는다. ... 교재에 따른 coding을 나타낸다.

  리포트 | 23페이지 | 5,000원 | 등록일 2007.06.21

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  디지털 회로 레포트

  ◆ VHDL code 로 나타내면 다음과 같이 표현 할 수 있다.library ieee;use ieee.std_logic_1164.all;entity segment isport (i

  리포트 | 6페이지 | 1,000원 | 등록일 2010.11.30

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  Xilinx VHDL을 활용한 슬롯머신 설계

  과제의 필요성주어진 소프트웨어와 하드웨어로 가능한 창의적인 작품을 설계하는 능력과 VHDL코드 작성능력을 향상시키고 팀 프로젝트를 함으로써 역할 분담 및 자기가 할당 받은 일을 수행할 ... : inout STD_LOGIC; -- 60000000Hz 1clockS : inout STD_LOGIC_vector(0 to 3); -- score1의 자리S1 : inout STD_LOGIC_vector ... 우리가 B2 : in STD_LOGIC; -- stop switch2(slot2을 멈춘다)B3 : in STD_LOGIC; -- stop switch3(slot3을 멈춘다)count

  리포트 | 25페이지 | 3,000원 | 등록일 2013.06.01 | 수정일 2019.01.02

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  볼링스코어 레포트

  프로젝트 목표는 ‘VHDL을 이용하여 실제 볼링장에서 사용할 수 있는 볼링 스코어 계산기의 코드를 작성하는 것’으로 정하였다. ... 코드······················································ 92.3.2 TEST Bench 코드······················· ... 이를 바탕으로 몇 번의 시행착오 끝에 올바른 결과 값을 도출하는 소스 코드를 완성하였다.다음은 볼링게임의 규칙과 이를 알고리듬化하는 과정 그리고 시행착오를 겪은 소스코드이다.

  리포트 | 18페이지 | 5,000원 | 등록일 2011.08.26

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  실험2 제10주 Lab08 Post Counter & 7Segment & Piezo

  활용법은 Prelab과 Postlab을 서로 다르게 구현하였기 때문에 각 code에서 확인할 수 있다.5. ... 이번 실험에서 특히 중요했던 것을 VHDL 언어의 ‘if’ 구문과 ‘case’ 구문의 공통점/차이점과 활용방법이었다. ... 확인하였다.Down count를 실행.Down count를 실행.‘0’에서 Down count를 실행하였을 때,FND는 recycle되며 ‘F’으로 표현되며Burrow(LED2)에

  리포트 | 12페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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  디코더 인코더 설계

  관련 기술 및 이론 디코더 (Decoder) - 간단히 말해서 부호화된 정보를 복호화하는데 사용 - N bit 2 진 code = 2 n 개의 서로 다른 정보 - 3x8 Decoder ... 토의 이번 설계는 VHDL 을 이용하여 decoder 와 encoder 을 설계하는 실험이었다 . ... 토의 VHDL 에서 if 문은 process 내에서 사용될 수 있는 순차 처리문으로 , process 밖에서 병행 처리문으로 사용될 수는 없다 .

  리포트 | 26페이지 | 2,000원 | 등록일 2010.09.09

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  디지털 설계 및 실습 기말 텀 프로젝트

  프로젝트 목적3학년 1학기 디지털설계 및 실습 과목의 기말고사 텀 프로젝트로써 한 학기동안 배운 VHDL을 응용하여 조에서 설계하고자 하는 프로젝트의 목적과 맞게 프로젝트를 만들어본다 ... std_logic;S7: in std_logic;S8: in std_logic;S9: in std_logic; -- 9개의 서로 다른 입력 스위치에 대하여 S1~S9로 정의했다 --clk ... std_logic); -- 게임 결과를 나타내기 위한 diode --end tic_tac_toe;architecture rtl of tic_tac_toe issignal sig,count

  리포트 | 9페이지 | 2,000원 | 등록일 2013.09.12

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  SPARTAN-3E 보드 스위치 응용

  code 를 구현한다.MUX(Multiplexer)는 입력되는 신호들 중 선택된 하나의 입력 신호를 출력으로 나타내는 회로입니다. 2n개의 입력 가운데 하나를 선택하기 위해서 N개의 ... & DEMUX제출일자학 과담 당 교 수담 당 조 교조원학 번이 름IntroductionMUX 와 DEMUX의 동작원리에 대해 알아보고 2 X 1 MUX와 1 X 8 DEMUX의 VHDL ... 선택제어신호에 의해 선택된 출력 라인으로 내보내는 회로이다.Design a 2x1 MUXTruth Tableseli0i1Z*************1111000101111001111VHDL

  리포트 | 7페이지 | 2,000원 | 등록일 2010.04.25

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  VHDL을 이용한 디지털시계설계

  )형과 음극(cathode)이 공통으로 연결되어 있는 CC(cathode common)형의 두 가지가 있다. ... VHDL을 이용한 디지털시계4. VHDL Code5. 실험 결과 및 분석6. 실험방법(트레이닝 키트)7. 결론 및 느낀점1. ... 전체적인 디지털시계설계 소개- VHDL 구문을 이용하여 디지털시계를 설계하는 것이며 7-Segment의 동작원리에 대해서 이해하고, VHDL을 이용한 7-Segment 제어 방법을

  리포트 | 31페이지 | 1,000원 | 등록일 2011.12.30

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  VHDL의 활용(_디지털시계의 설계)

  code 분석? ... 디지털시스템의 설계를 위한 VHDL의 기본과 활용VHDL의 활용[ 디지털시계(digital watch)의 설계]▣ 제1절 목표,구성 및 동작? 설계의 목표? ... 클럭(clock) : 1kHz의 주파수? 버튼 : 모드 선택버튼(1개), 설정 버튼(2개)? 7_segment : 시간표시, 스톱워치 시간 표시(8개)?

  리포트 | 12페이지 | 1,500원 | 등록일 2010.06.13 | 수정일 2017.12.22

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  논리회로실험 - 제 4장 12가지의 연산을 수행하는 ALU를 설계 결과보고서

  값을 확인하여 승수의 비트 수와 같으면 출력 후S1로 돌아가고 아니면 count를 증가시킨 후 S2 상태로 간다.(2)어떻게 이 회로를 구성할 것인가1) VHDL 코드를 구성하는 ... Introduction지금까지의 실험은 하나의 산술연산이나 논리연산만 계산하는 코드를 구성했다. ... -승수의 bit 길이인 8까지 count(cnt)값을 증가시키며 계산을 진행한다.-Count가 8이 되었을 때의 최종값을 output으로 출력하여 값을 확인한다.

  리포트 | 16페이지 | 1,000원 | 등록일 2014.08.15

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  VHDL로 inverter 구현하기.(transport delay와 inertial delay 구별)

  코드 및 코드 설명* Transport delayentity inverter isport ( x : in bit;f : out bit);end inverter;architecture ... 그래서 ModelSim-Altera 6.6c Starter Edition을 이용하여 시뮬레이션 하였고, 제대로 된 결과를 얻을 수 있었다. ... 설계목표VHDL로 inverter를 구현하여, transport delay와 inertial delay의 차이를 파악한다.2.

  리포트 | 3페이지 | 1,500원 | 등록일 2011.07.02

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  VHDL로 구현한 inertial delay, Propagation delay

  (b) transport delay 2ns인 inverter를 vhdl로 설계하고, 다음의 입력파형에 대한 출력을 확인한다.2) VHDL code 및 simulation 결과? ... inertial delay code simulation 결과entity delay ISport(input :in bit; %입력, 출력 변수 지정 'input', 'output'output ... VHDL로 구현한 inertial delay, Propagation delay1)목표(a) initial delay 2ns인 inverter를 vhdl로 설계하고, 다음의 입력파형에

  리포트 | 2페이지 | 1,000원 | 등록일 2009.03.25 | 수정일 2019.04.12

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