"VHDL code" 검색결과 221-240 / 521건

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  FPGA 기반 DSP - User Component 생성 및 구동 방법

  Application 구성Nios II 프로그램을 이용하여 Application에 해당하는 코드를 C언어로 구현한다.앞서 생성된 HW 파트와 Application 코드를 Compile ... User Component 생성7-Segment User Component를 VHDL 로 생성시킴Qsys Tool을 이용하여 VHDL Component 로 변환- 생성된 User Component

  리포트 | 3페이지 | 1,500원 | 등록일 2015.05.14

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  서울시립대 전자전기컴퓨터설계실험2 제06주 Lab05 Pre

  #04 Combinational Logic Design, Arithmetic Logic and Comparator, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 ... 8 Decoder Simulation ResultBehavioral Simulation Result를 확인하면, 100ns마다 Input의 상태가 바뀌며, Input A, B, C의 ... 0일 경우, LED 1, 2는 bus switch 3, 4의 상태와 동일할 것임을 예측할 수 있다.4 * 1 Mux 설계Add SourceSource CodeInput A, B, C,

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  서울시립대학교 전자전기컴퓨터설계실험2 제04주 Lab03 Pre

  꺼질 것임을 예상할 수 있다.Reference교안 – Verilog HDL 실습 Lab#03 Verilog HDL, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 ... NAND Gate 설계를 해보고, Verilog HDL 문법을 익힌다.실험에 필요한 배경 지식Verilog HDLHiLo Hard Ware Description Language과 C ... 등을 이용하여 Modeling하는 과정이다.Example of Gate PrimitiveandU1(out1, a, b)nand(out2, a, b)orU3(out3, a, b, c)

  리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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  04-논리회로설계실험-예비보고서

  실험 목표2 bit의 코드를 받아서 N bit의 2진 코드로 해독하는 디코더와 N bit의 2진 코드를 받아 2 bit로 부호화 하는 회로를 VHDL을 이용하여 설계할 수 있다.2. ... - 해독기, 엔코더의 역동작- N비트로 된 2진 코드는 서로 다른 정보2 ^{N}개를 표현할 수 있다.- 디코더는 입력선에 나타나는 n비트 2진 코드를 최대2 ^{N}가지 정보로 바꿔주는 ... 조합논리회로이다.- 인에이블(enable) 단자가 있는 디코더와 각종 코드를 상호 변환하는 디코더도 있다.(2) 엔코더 란?

  리포트 | 9페이지 | 2,000원 | 등록일 2016.05.13 | 수정일 2021.07.28

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  논리회로실험 5주차 예비보고서

  예 비 보 고 서5주차부울대수의 간소화(2)Verilog HDL code 이용분반 : 0성명 : 000학번 : 2010000실험일: 0000.00.001. ... 목적- Verilog HDL 에 대해 이해하고 기본적인 문법을 익힌다.- 부울대수를 Verilog HDL의 형태로 표현하는 방법을 이해한다.- Verilog HDL code로 QuartusⅡ를 ... HDL (Hardware Description Language)하드웨어 기술 언어로서 VHDL과 Verilog HDL로 두 가지의 종류가 있다.

  리포트 | 4페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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  논리회로설계실습-비교기-MUX-ALU-결과보고서

  그 후 process문을 사용하여 동작적 모델링 VHDL 표현 방식으로 코드를 작성하였다. case문을 사용하여 각각의 기능 선택 비트의 경우에 따라 수행하는 연산을 출력 Y값으로 ... 따라서 concatenation(&)를 사용하여 A_in과 B_in의 가장 왼쪽 비트에 ‘0’을 이어 붙여 덧셈 연산을 하도록 코드를 구성하였다. ... 하지만 이 후 작성한 패키지를 사용할 메인 코드에서 출력이 5비트가 되어야 하므로 계산된 값에 ‘0’을 concatenation(&)을 해줌으로써 그저 5비트로서의 기능만을 하여 시뮬레이션을

  리포트 | 8페이지 | 1,500원 | 등록일 2018.01.10

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  기본 게이트 설계 결과보고서

  모델링자료 흐름 모델링3) 테스트 벤치 코드4) Wave Form5) 결과 분석- 예비보고서에서 수기로 작성했던 OR 게이트 코드로 VHDL에서 시뮬레이션을 돌렸다. ... 수기로 작성했던 코드로 VHDL에서 작성하여 시뮬레이션을 돌려본 결과 F=X'+YZ의 진리표를 만족하는 결과가 나타났다. ... ) 테스트 벤치 코드4) Wave Form5) 결과 분석- 예비보고서에서 수기로 작성했던 AND 게이트 코드로 VHDL에서 작성하여 시뮬레이션을 돌려본 결과 입력을 2개로 갖는 AND

  리포트 | 8페이지 | 1,000원 | 등록일 2014.07.25

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  BCD to Excess-3 Code Conveter

  BCD to Excess-3 Code ConveterIntroductionVHDL code를 이해하고 BCD to Excess3 code converter logic을 VHDL code화 ... source code를 입력한다.이 코드는 case문을 사용하여 출력 “bcd”의 상태를 정의해 주고 있다. ... VHDL code를 확장시켜 logic equation으로 표현하는 Dataflow model code로 구성해 보고 functional/timing simulation을 수행, board에

  리포트 | 15페이지 | 1,500원 | 등록일 2010.11.02

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  VHDL를 이용한 Digital Clock의 설계

  State와 Next state의 초기상태는 시간모드(Time)로 지정해준다.INCREASE의 코드 표현은 만약 상승에지에서 SET값이 1이라면 해당하는 State의 Inc값을 1로 ... Sources & Results1) VHDL Sourcelibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL; ... 바꿔주고 바로 다음 하강에지에서 Inc값을 INCREASE에 할당해주면 사용자가 SET 버튼을 눌렀을 때 정확히 한 clock 후에 값이 증가하는 것을 관찰할 수 있을 것이다.

  리포트 | 34페이지 | 10,000원 | 등록일 2010.06.24

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  실험5. Decoder & Encoder 예비보고서

  보통 독립형의 집적 IC회로에 쓰이고 VHDL 이나 Verilog같은 하드웨어 언어 수단으로서 복잡한 IC회로에서 합성되기도 한다. ... SW의 입력이 1이면 U2C만 1을출력해 D3만1이된다. ... SW1에 0비트가 들어가면 U2A게이트와 U2C게이트는 항상 0을 출력하고 D1은 0이되고 U2B게이트와 U2D게이트는는 SW2의 입력비트에 따라 출력값이 달라진다 SW2의 입력이

  리포트 | 10페이지 | 1,000원 | 등록일 2017.12.07

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  반가산기 & 전가산기 결과보고서

  코드2) 테스트 벤치 코드3) Wave Form(4) 결과 분석- 예비보고서에서 작성했던 코드를 VHDL에서 작성하여 시뮬레이션을 돌려본 결과 전가산기의 진리표를 만족하는 결과가 ... 설계2) 테스트 벤치 코드3) Wave Form(4) 결과 분석- 예비보고서에서 작성했던 코드를 VHDL에서 작성하여 시뮬레이션을 돌려본 결과 진리표를 만족하는 결과가 나타났다. ... Schematic Design 기능을 활용하여 실제 논리회로 모델링을 한 것을 VHDL 언어로 구현하였는데, 시뮬레이션 결과 동작적 및 자료 흐름적 모델링의 결과와 같은 결과가 나타났다

  리포트 | 9페이지 | 1,000원 | 등록일 2014.07.25

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  06 논리회로설계실험 결과보고서(순차회로)

  JK 플립플롭 VHDL 코딩(1) JK FF 진리표JKQ(T+1)00Q(t)01010111Q’(t)(2) 설계 내용1) 소스 코드2) 테스트 벤치3) Wave Form4) 결과 분석VHDL을 ... D FF 진리표CLKDQ(T+1)100111(2) 설계 내용1) 소스 코드 D FF2) 소스 코드 - 구조적 설계3) 테스트벤치4) Wave Form5) 결과 분석8비트 시프트 레지스터를 ... 실험 목표JK 플립플롭을 VHDL을 이용해 설계해본다.레지스터에 대해 이해하고 VHDL을 이용해 시프트 레지스터를 설계해본다.2. 실험 결과실험 1.

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  논리회로설계실험 프로젝트 8Bit 계산기

  관련 기술 및 이론(1) BCDBCD(Binary-coded decimal) 코드는 우리말로 ‘이진화 십진법’ 이라 한다. ... 우리는 이 목표를 수행하기 위하여 우선 BCD 계산기와 7 segment를 VHDL을 이용하여 설계하고, 각 회로를 schematic 방법을 이용하여 하나의 회로로 만들기로 하였다.이를 ... BCD코드를 십진법으로 변환 한 후에 다시 BCD코드로 변환해주어야 하는 단점이 있다.십진수를 이진수로 나타내기 위해서는 나눗셈을 시행하는 복잡한 회로가 요구되기 때문에, BCD코드는

  리포트 | 11페이지 | 2,000원 | 등록일 2015.04.17

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  순차회로 설계 - 카운터 결과보고서

  실험 결과- 실험 1. 4비트 비동기식 업카운터 설계(1) 소스 코드- 변수 Y에 2진법으로 0~9까지 오름차순으로 값이 카운팅되면 해당하는 수를 1개의 7 segment로 출력하는 ... 설정하였다.(2) 출력 결과- 0.5초 주기로(2Hz) 7 segment에 0부터 9에 해당하는 출력이 반복적으로 나타났다.- 실험 2. 8비트 존슨 카운터 설계(1) 소스 코드- ... .- 즉, 4MHz = 4 × 106 Hz = 2 ( 2 × 106 ) 이므로 클럭을 1 / ( 2 × 106 )으로 분주해야 하므로 클럭 분주 신호 cnt의 값을 106-1=999999로

  리포트 | 6페이지 | 1,000원 | 등록일 2014.07.25

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  01 논리회로설계실험 결과보고서(And, or gate)

  고찰생소한 VHDL을 이용하여 AND, OR 게이트를 설계 해보고, 주어진 진리표에 맞는 논리회로를 설계하였다. ... 실험 목표VHDL을 이용하여 AND gate와 OR gate를 설계한다.각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다.3. 실험 결과실험 1. ... 이를 VHDL에서 동작적 모델링으로 표현했을 때, Y값이 1이고 Z 값이 1일 때는 결과값 F가 1, 진리표에서 X값이 0일 때는 Y,Z값에 상관없이 F값이 1이기 때문에 else

  리포트 | 7페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  03 논리회로설계실험 결과보고서(병렬가산기)

  코딩1) 소스코드2) 테스트 벤치 코드3) Wave Form4) 결과 분석이번엔 VHDL을 이용하여 병렬 가산기를 설계하였다. ... 반파 정류회로 및 피크 정류회로(1) schematic & 모듈화1) Full Adder 회로2) 8비트 병렬 가산기3) 테스트 벤치 코드4) Wave Form5) 결과 분석8비트 ... 병렬 가산기를 schematic & 모듈화 방식을 사용하여 설계하였다.

  리포트 | 5페이지 | 3,000원 | 등록일 2014.09.27 | 수정일 2021.04.15

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  07 논리회로설계실험 결과보고서(RoV)

  스위치 입력에 따라 led 점등이 되는 것을 확인 할 수 있다.실험 2. 7 segment에 HELLO 출력1) 소스코드2) 결과3) 결과 분석if문에서 입력 digit_con의 각 ... 순서대로 연결되어 있다. if 문에서 digit_con의 1값이 digit_con(5)에서 (4)로 (4)에서 (3)으로 이동하기 때문에 각 7 segment와 연결된다. case ... 문에서 digit_con 값에 따라 7 segment가 어떻게 점등되어야 하는지 설계하였다. digit_con에서 1값이 이동하면서 각 7 segment를 선택하고 그에 따른 출력(

  리포트 | 8페이지 | 2,000원 | 등록일 2014.09.27 | 수정일 2016.03.26

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  쿼터스 프로그램을 이용한 VHDL 실습(결과 포함)

  실험 목적 : 쿼터스 프로그램을 이용한 VHDL 설계 결과와 스케메틱 설계 결과를 비교하고, 쿼터스 프로그램이 익숙해지도록 하기 위함차 례P r o j e c t 생 성D e s i ... 결과timing 결과 full compile 완료3. nor gatenor gate 디자인 합성 완료function 결과 timing 결과pin configulation full compile ... g nS y t h e s i sSimulation(Function, Timing)P i n c o n f i g u l a t i o nF u l l c o m p i l eB

  리포트 | 7페이지 | 2,000원 | 등록일 2015.05.30

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  서울시립대학교-전자전기컴퓨터설계실험2-제07주-Lab06_Pre

  따라서 코드를 넣고 하드웨어를 동작시키면 bus switch를 조작함에도 clk인 button switch를 누를 때에만 LED가 변할 것이다. ... 실습 Lab#06 Sequential Logic Design, Flip-Flop, Register and SIPO, 서울시립대학교.Datasheet - HBE-Combo II-SE VHDL과 ... 따라서 하드웨어에 코드를 넣고 동작시킨다면, bus switch 2를 올린 상태에서 button switch 1을 누를 때에만 Output data 값의 변화가 있을 것이다.Reference교안

  리포트 | 6페이지 | 1,500원 | 등록일 2017.09.04

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  VHDL을 이용한 VGA Pattern Generator 설계

  그에 따른 출력 RGB를 지정해주도록 코딩되어있다.⑵ VHDL먼저 VGA_State1의 소자의 코드이다.라이브러리와 입출력포트를 지정해주고21줄~23줄 내부변수를 선언해준다.26~33줄 ... 74줄 G의값의 그라데이션76~83줄 B의값의 그라데이션85~94줄 흰색의 그라데이션102~106줄 출력의 지정VGA_R, VGA_G, VGA_B에는 점점 증가하는 x좌표값인 H_cnt를 ... 실습목표 :① 3색 세로줄 패턴을 VHDL로 설계 및 DE2동작확인하기② 3색 본인이름을 VHDL로 설계 및 DE2동작확인하기③ 4색 가로줄그라데이션을 VHDL로 설계 및 DE2동작확인하기④

  리포트 | 16페이지 | 2,000원 | 등록일 2014.05.31 | 수정일 2014.06.02

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