"VHDL code" 검색결과 121-140 / 540건

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  multiplexer(멀티플렉서) VHDL 실습보고서

  지난 실습에 이어 component를 이용하여 실습하는데, 자일링스 상에서 먼저 2-1multiplexer을 모듈로 만들고, 이 모듈을 component로 불러오는 방법을 이용하여 ... multiplexers-in-digital-logic/fundamentals of logic design, Charles, Larry L Kinney 7th3.Source & Results1)VHDL ... _i)을 구성하고, 3비트의 selection 비트(mux8_s), 그리고 출력값 1비트(mux8_o)를 구성합니다. architecture부분에서는 2-1multiplexer을 component로

  리포트 | 12페이지 | 2,000원 | 등록일 2020.12.20 | 수정일 2020.12.27

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  논리회로설계실험 BCD가산기 레포트

  관련 기술 및 이론1) BCD (binary-coded decimal)BCD는 십진수를 이진코드로 표기한 것이기 때문에 2진화 10진법이라고도 불리며, 2진수 네 자리를 묶어 10진수 ... + {bar{C prime +A+B}}f(b)`=C(A OPLUS B)f(c)`= {bar{B prime +A``+C`}}f(d)`= {bar{A prime +B``+C`+D 설계하는 ... 즉, 4비트 10진수를 7비트 코드로 전환하는 것이다.

  리포트 | 14페이지 | 7,000원 | 등록일 2021.10.09

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  VHDL_4_counter, sequence detector, 4way traffic light counter, Soda vending machine

  동작을 간단하게 모델링 한 것으로 vhdl 구현 시에 behavioral 방식으로 그대로 작성이 가능하다.Sequence detector는 과거의 입력결과를 기억해서 특정 시퀀스가 ... 리셋에 신호가 들어오면1, 그렇지 않고 rising_edge면 상태변환.27~35)상태변화 동작 코드. 현재 Zero였고 1이 입력되면 다음 상태인 One으로 변환. ... ↓↓↓↓↓↓↓↓Q*************0101Q10011001100110011Q20000111100001111Q300000000111111110123456789ABCDEF2.소스코드

  리포트 | 34페이지 | 2,000원 | 등록일 2021.09.23 | 수정일 2022.04.04

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  디지털시스템설계실습 우선순위인코더 결과보고서

  표의 진리표를 이용해 우선순위 인코더를 Verillog 또는 VHDL로 설계하라. 이때if~else(Verillog) 또는 if~end if(VHDL) 형식을 사용한다.2.

  리포트 | 3페이지 | 1,500원 | 등록일 2021.04.16 | 수정일 2024.01.29

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  2023상반기 LG전자 합격 자소서

  이는 소자에 대한 이해를 바탕으로 가전제품의 소모전력을 고려해 설계하는 업무와 관련된다고 생각합니다.2) 디지털 시스템 설계 A+VHDL을 이용해 디지털 시계 entity와 내부 아키텍처 ... 지원직무와 관련 있는 전공 혹은 교양 수강과목 (500자 ~ 1000자)1) 아날로그 회로실험 A+브레드보드에 R, L, C 소자 및 MOSFET, BJT를 이용해 필터회로와 증폭기를 ... 하루 4시간가량 인터넷 강의와 서적을 통해 학습하고, 50개 이상의 예시 코드를 작성하며 알고리즘을 익혔습니다.마지막으로, 끈기를 가지고 문제를 해결했습니다. 1차적으로 제작한 앱이

  자기소개서 | 4페이지 | 3,000원 | 등록일 2023.07.12

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  2023상반기 현대자동차 R&D 합격 자소서

  매일 4시간 인터넷 강의와 서적을 통해 학습하고, 50개 이상의 예시 코드를 작성해 알고리즘을 익혔습니다.1차적으로 제작한 앱이 아두이노에서 전송하는 값을 받지 못하는 문제가 발생하였습니다 ... 5개)을 선정하여, 해당 과목에서 습득한 역량 및 성취도(학점)를 기술해 주십시오. ※ 석사과정자는 연구경력 및 세부 전공에 대해 기술해 주십시오.1) 디지털 시스템 설계 A+ : VHDL을 ... 각 column의 불균형 정도를 시각화해 특정 구간에 치우친 데이터양이 원인임을 파악했습니다. pandas 패키지를 활용해 해당 구간을 재범주화했습니다.

  자기소개서 | 3페이지 | 3,000원 | 등록일 2023.07.12

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  Leading one 카운터 설계 결과보고서

  [코드 3-42]에서는 배열로 선언된 입력에서의 ‘1’의 개수를 카운트하기 위해 for loop문을 사용했다. ... := count +1; end loop;고찰 이 실습에서는 이진벡터에서 앞에 나온 ‘1’의 개수를 카운트하는 Leading one카운터를 설계하였다. ... 코드에서 다음 부분을 for loop문을 사용하지 않고 각 비트 값을 읽어 ‘1’의 개수를 카운트하는 형식으로 다시 작성하라.for I in d’range loop if d(i)

  리포트 | 3페이지 | 1,000원 | 등록일 2021.04.16

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  LS일렉트릭 HWP(PLC,HMI)직무 합격자소서

  결국 기존 코드의 15% 이상을 축소해내며 연산효율을 높일 수 있었고 기능을 모두 구현할 수 있게 되었습니다. ... 설계 프로젝트의 주요 목표는 FPGA Kit와 VHDL을 사용한 정수 계산기 설계였습니다.다른 팀과의 차별성을 위해 승수 및 팩토리얼 계산 등의 추가 기능을 구상하였지만 이를 모두

  자기소개서 | 3페이지 | 3,000원 | 등록일 2023.09.23

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  23년 상반기 현대일렉트릭(전기설계) 합격자소서

  이때 에러가 발생하면 주석과 코드를 보며 에러 원인에 대한 가정을 세우고 이슈 원인을 워드 파일에 정리했습니다. ... 갖추기 위해 어떠한 노력을 해왔는지 기술해 주십시오.디지털시스템 설계 수업에서 3개월간 디지털시계 제작 프로젝트를 진행하여 설계점수 100점과 A+ 학점을 취득하였습니다.처음엔 VHDL

  자기소개서 | 4페이지 | 3,000원 | 등록일 2023.07.12

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  패리티검사기 설계 결과보고서

  결과보고서학과전자공학과학년3학번성명※패리티 검사기 설계1.짝수 패리티 비트가 포함된 8비트를 입력받아 오류가 없으면 ‘0’을 출력하고, 오류가 발생하면 ‘1’을 출력하는 패리티 검사기를 VHDL로

  리포트 | 3페이지 | 2,000원 | 등록일 2021.04.16 | 수정일 2024.01.29

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  기초전자회로실험 - FPGA Implementation of Shift Register (쉬프트레지스터) 예비레포트

  현재는 회사 고유의 포맷을 이용하기보다는 VHDL과 Verilog로 대표되는 표준 HDL을 널리 사용되고 있다.[2]2.verilig의 요소의미모듈 : 보통의 프로그래밍 언어에서 사용되는 ... 파라미터를 사용하면 코드의 가독성을 높힐 수 있으며, 값 편집이 용이해진다.문자열 (string):큰 따옴표를 사용하며, 하나의 라인에 써야한다. ... 값은 현재 상태의 count 값에 1을 더한 값이 저장된다.

  리포트 | 12페이지 | 2,000원 | 등록일 2021.02.27

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  롯데케미칼 합격자소서 (전기직)

  보고서 작성, 발표를 제가 맡아 동료가 코딩에 집중할 수 있는 환경을 만들었으며, 과거 들었던 디지털 시스템 수업을 청강하여 디지털 논리 회로와 VHDL 코드에 대한 기반을 다지기

  자기소개서 | 3페이지 | 4,000원 | 등록일 2024.03.24

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  SK하이닉스 연구개발(공정알엔디) 합격 자기소개서

  그러나 수차례의 검토에도 불구하고 매번 충돌이 발생하는 문제가 발생했습니다. 500줄이 넘는 코딩이다 보니 원인을 찾기 어려웟습니다.우선 VHDL코드에서 의심가는 부분들을 다른 방식으로 ... >디지털 시스템 설계수업에서 팀을 이뤄 VHDL을 이용해 포모도로 타이머를 제작하는 프로젝트를 진행했습니다. ... 이에 대한 대응으로 SK하이닉스는 최초 96단 기업용 SSD, 3D, 4D SSD를 개발하며 시장의 판도를 바꾸기 위한 game changer 양산에 적극적인 투자를 하고 있습니다.

  자기소개서 | 8페이지 | 3,000원 | 등록일 2023.02.06

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  기초전자회로실험 - Sequential logic design using Verilog(순서논리) 예비레포트

  현재는 회사 고유의 포맷을 이용하기보다는 VHDL과 Verilog로 대표되는 표준 HDL을 널리 사용되고 있다.[2]2) verilig의 요소의미모듈 : 보통의 프로그래밍 언어에서 ... 특정한 목적을 위해 묶어진 변수들과 함수들의 모임이라고 생각하면 쉽고, 하나의 라이브러리 개념이며 코드를 모듈로 분화시켜 적재적소에 조합한다면 매우 효율적인 프로그래밍이 가능하다.포트

  리포트 | 7페이지 | 2,000원 | 등록일 2021.02.27

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  디지털공학실험 08. 신호등 결과

  < Traffic Light 결과보고서>VHDL 코드[VHDL Module Code]library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_unsigned.all ... SEC1: STD_LOGIC_VECTOR(3 downto 0) := "0011";beginprocess(clk, clr)beginif clr = '1' thenstate ... ;entity traffic isPort ( clk : in STD_LOGIC;clr : in STD_LOGIC;lights : out STD_LOGIC_VECTOR (5 downto

  리포트 | 6페이지 | 1,000원 | 등록일 2017.06.29

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  BCD가산기 설계

  .□ VHDL 코드package my_package isconstant adder_width : integer := 4;constant result_width : integer := ... std_logic_vector(6 downto 0));end bcd;architecture bcdadder of bcd issignal r : result_value;signal c

  리포트 | 3페이지 | 1,000원 | 등록일 2017.07.18

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  서울시, 지방직 공무원 합격자의 면접 예상 질문 50선 및 답변 예시

  무리 모두의 안전한 이동이라는 조직의 목표를 위해 이동하는 늑대와 같이 저 또한 VHDL과목 ... 창의력을 발휘한 경험을 말해보자.삼성 sds 아이디어 공모전에 참여한 적이 있습니다.전자 제품의 각각의 코드에 변압기와 비슷한 장치를 사용함으로써, 얼마만큼의 소비전력을 사용하고 있으며 ... vhdl 이라는 과목의 프로젝트를 할 때, 저희조는 툴에 익숙하지 않는 3명의 한국인과 중국인 교환학생으로 구성되었각종 이물질로 인해 많은 인력이 단기간에 교체되었기 때문에, 마스터

  자기소개서 | 15페이지 | 5,000원 | 등록일 2021.07.24 | 수정일 2024.02.24

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  디지털 시스템 설계 및 실습 클럭 분주회로 설계 verilog

  코드1) moore.vmodule moore(clk, rst, i, m, n, y);input clk, rst, i,m,n;output y;integer count;reg clk1MHz ... 초기상태 : S0else state = next_state;if(count>=500000)begincount = 0;clk1MHz = ~clk1MHz;endelse begincount ... = count+1;endendalways @(i or state)begin//현재 상태case(state)S0:if(i) next_state

  리포트 | 4페이지 | 2,500원 | 등록일 2021.03.24

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  디지털공학실험 09. UPDOWNCounter 결과

  < UP_DOWN Counter 순차회로 결과보고서 >VHDL 코드[ Counter VHDL Module Code ]library IEEE;use IEEE.STD_LOGIC_1164 ... IEEE.NUMERIC_STD.ALL;-- Uncomment the following library declaration if instantiating-- any Xilinx primitives in this code ... counter_up_down_operation;architecture Behavioral of counter_up_down_operation issignal count_temp :

  리포트 | 5페이지 | 1,000원 | 등록일 2017.06.29

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  디지털공학실험 09. ROM,RAM 결과

  < ROM, RAM 순차회로 결과보고서 >VHDL 코드[ ROM VHDL Module Code ]library IEEE;use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_arith.all ... IEEE.NUMERIC_STD.ALL;-- Uncomment the following library declaration if instantiating-- any Xilinx primitives in this code ... ROM;architecture Behavioral of ROM istype ROM_Array is array (0 to 3) of std_logic_vector(7 downto 0);constant

  리포트 | 12페이지 | 1,000원 | 등록일 2017.06.29

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