"VHDL code" 검색결과 181-200 / 540건

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  논리회로실험 2014 FSM

  Binary와 Gray code는 [ 그림 2 ]처럼 카운트된다. 우리가 설계할 Binary/Gray counter의 입력에 따른 동작은 [ 표 1 ]과 같다. ... Clock과 함께 동기 동작이다.2) Binary/Gray counter그레이 코드는 연속된 10진 숫자에 대한 코드구성이 한 비트씩만 차이가 나는 특성을 가지고 있다. ... Purpose1) Finite State Machine(FSM)의 각각의 machine에 따른 동작 원리를 이해한다.2) FSM을 이용하여 Binary/gray counter를 VHDL로

  리포트 | 9페이지 | 1,000원 | 등록일 2014.11.05

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  VHDL실습 디지털 시계

  VHDL 및 실습디지털 시계 설계 및 시뮬레이션1.서론‘디지털시계‘ 라는 전체 시스템의 설계를 vhdl이나 schematic등 하나의 디자인이 아닌 기능별로 블록화, 부품화 하여 이를 ... Edit->set end time을 100mu s로 수정하여 시뮬레이션 한다.RTL viewer를 통해 설계한 1초 생성기를 확인 할 수 있다.60진 카운터60진 카운터의 코드는 ... 전체 회로 컴파일 시에는 왼쪽의 코드처럼 해야 하지만 시뮬레이션을 할 때는 오른쪽 사진의 23번째 줄처럼 카운트값을 1/10000로 축소하여 2499로 설정해야 한다.시뮬레이션 창에서

  리포트 | 14페이지 | 2,000원 | 등록일 2019.04.20

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  논리회로설계실험 FlipFlop Register 예비보고서

  논리기호회로도VHDL 코드소스코드테스트 벤치 코드Waveform실험 2. ... 시프트 레지스터 VHDL 코딩구조적 모델링 소스코드테스트 벤치 코드Waveform출처위키백과‘플립플롭’ Retrieved May 09, 2017, from< https://ko.wikipedia.org ... method=view&lmsBdotSeq=2504115&lmsBlbdId=4 >고찰비동기 입력 신호를 포함하지 않은 JK Flip-flop VHDL 코드를 살펴 보겠다.

  리포트 | 6페이지 | 1,000원 | 등록일 2018.01.10

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  Gray code converter design - 디지털회로설계 프로젝트1

  이erter를 설계하고, 시뮬레이션을 통하여 동작을 확인한다.위의 설계과정 (2)에서 구한 식으로 gray code converter를 설계하기 위해 VHDL code를 짜면 다음과 ... code가 Binary code에 비해서 오류확률이 적기 때문이다. ... 설계제목: Gray code converter design2.

  리포트 | 11페이지 | 1,500원 | 등록일 2014.02.17

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  디지털 회로 레포트

  ◆ VHDL code 로 나타내면 다음과 같이 표현 할 수 있다.library ieee;use ieee.std_logic_1164.all;entity segment isport (i

  리포트 | 6페이지 | 1,000원 | 등록일 2010.11.30

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  2012년도 2학기 집적회로설계 중간고사

  다음 두 가지 VHDL 코드의 수행과정을 보이고, 그 차이점을 설명하라.=> 두가지에 차이점은첫 번째 소스에서는process(a) 이 부분 삭제.begincase current_state ... c1,c2,c3;full_adder fa_1(x[0],y[0],c_in,sum[0],c1);full_adder fa_2(x[1],y[1],c1,sum[1],c2);full_adder ... .=> module 4_bit_adder(x,y,c_in,sum,c_out);input[3:0]x,y;input c_in;output [3:0] sum;output c_out;wire

  시험자료 | 2페이지 | 1,500원 | 등록일 2012.11.21

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  VHDL실습 MUX 및 Decoder

  1 multiplexer로 작동할 수 있도록 코드를 짠다.다음과정들은 schematic으로 디자인한 과정과 동일하다.schematic과 vhdl로 설계한 것이 RTL viewer를 ... 1 multiplexer로 작동할 수 있도록 코드를 짠다.다음과정들은 schematic으로 디자인한 과정과 동일하다.RTL viewer를 통해 다음과 같이 설계되었음을 확인한다.(3 ... 1 demultiplexer로 작동할 수 있도록 코드를 짠다.다음과정들은 schematic으로 디자인한 과정과 동일하다.RTL viewer를 통해 다음과 같이 설계되었음을 확인한다.S가

  리포트 | 18페이지 | 2,000원 | 등록일 2019.04.20

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  gray code - binary code 변환

  했더니 성공적으로 compile되는 것을 확인 할 수 있었다. ( 그림 첨부)VHDL code위에 설명한 것처럼 coding한 vhdl code 는 다음과 같다.ENTITY bin_to_gray ... 3개의 multiple output이 나오는 모듈을 설계한다. 3개의 Karnough map을 이용하여 최적의 logic network을 구현하고, VHDL로 coding을 하여 결과를 ... Homework1< Gray code conversion >제목3-Input Binary to Gray code conversion개요3개의 binary input 이 입력이 되어

  리포트 | 4페이지 | 1,000원 | 등록일 2006.11.15

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  도서대출에 관한 디지털시스템 보고서

  VHDL code 분석? ... 구성요소- 클럭(clock) : Hz의 주파수- Button S/W : 도서선택 버튼(6개)- Bus S/W : 모드선택(1개)- LED : 도서대출/반납표시(6개)- DOT : 연체된

  리포트 | 14페이지 | 1,000원 | 등록일 2010.06.12 | 수정일 2015.05.19

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  디지털 논리회로 VHDL 코딩 과제 4bit full adder 설계

  0);Y : in bit_vector (3 downto 0);CIN : in bit;COUT : out bit;S : out bit_vector (3 downto 0));end component ... 실험목표이번 실험의 목표는 4bit full adder를 VHDL언어로 코딩하여 ModelSim프로그램으로 시뮬레이션하는 것이었다. (단 XOR를 사용하지 않는다.)2. ... (마지막장 그림 참조)이것을 바탕으로 VHDL코딩을 하였다.처음 entity 선언에서 이 방법이 MUX를 이용한 full adder이므로 MUXadder라고 명명하였고, MUXadder의

  리포트 | 16페이지 | 2,000원 | 등록일 2014.10.13 | 수정일 2015.12.07

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  병렬 가산기 설계 예비보고서

  예비 이론 ※ signal과 variable의 차이(1) BCD - 2진화 10진법으로 binary-coded decimal의 약어. ... 실험 목표 - VHDL 라이브러리의 기본적인 문법을 이해하고, 전가산기를 이용하여 병렬가산기를 설계한다.2. ... (1) VHDL 코딩 1) 방법1library IEEE;use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all; entity

  리포트 | 5페이지 | 1,000원 | 등록일 2014.07.25

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  디시설 - ‘1’ 개수 카운터 Leading one 카운터 설계

  이 실습에서는 loop 문을 다양하게 활용하는 방법에 대해 배울 수 있다.실습 내용실습 결과‘1’ 개수 카운터 VHDL 코드- 코드 주요 내용 및 동작 부분 해석for ~ loop문 ... ’stable and clk = ‘1’) …wait until (clk’event and clk = ‘1’);if rising_edge(clk) …- 4문장 모두 clk에 이벤트가 ... : loop 문은 같은 코드가 여러 번 반복될 때 유용하다. loop 문도 if 및 case 문과 같이 순차적인 실행이므로 process 안에서만 사용될 수 있다.for~loop

  리포트 | 6페이지 | 1,000원 | 등록일 2019.07.20

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  논리회로실험 프로젝트 예비

  단, 해당 코드는 이해를 돕기 위해 간략히 나타 내었고, 실제 프로젝트 진행 시에는 VHDL 문법에 맞게 수정해야 한다.

  리포트 | 8페이지 | 1,000원 | 등록일 2018.09.26

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  BCD to EX3 Code Converter

  Specification10진 디지털에 대한 Excess 3 code는 10진 디지트에 플러스 3을 해주는 코드이다. ... ;entity BCDtoEX3_VHDL isPort ( A : in bit;B : in bit;C : in bit;D : in bit;W : out bit;X : out bit;Y ... B'D+BC'D'Y=CD+C'D'Z=D'* two-level AND-ORT=C+DW=A+BTX=B'T+BC'D'Y=CD+C'D'Z=D'4.

  리포트 | 8페이지 | 5,000원 | 등록일 2009.05.27

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  VHDL VGA Pattern Generator

  Display 한다.③ VHDL을 이용하여 R, G, B, W 4색을 가로줄 패턴으로 그라데이션하여 화면에 Display 한다.④ VHDL 코드를 이용하여 R, G, B 3색으로 ... count(V_cnt) 를 세는 코드를 RGB 세로줄패턴 코드와 동일하게 짜준다. ... [RTL 뷰어]RGBW 그라데이션(가로줄패턴)[코드]입출력 포트 정의①내부 시그널 변수 선언①: clk의 2분주인 plck(25MHz)를 만드는 코드와R count(R_cnt)와 V

  리포트 | 16페이지 | 2,000원 | 등록일 2017.11.26 | 수정일 2018.08.27

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  VHDL의 활용(_디지털시계의 설계)

  code 분석? ... 디지털시스템의 설계를 위한 VHDL의 기본과 활용VHDL의 활용[ 디지털시계(digital watch)의 설계]▣ 제1절 목표,구성 및 동작? 설계의 목표? ... 클럭(clock) : 1kHz의 주파수? 버튼 : 모드 선택버튼(1개), 설정 버튼(2개)? 7_segment : 시간표시, 스톱워치 시간 표시(8개)?

  리포트 | 12페이지 | 1,500원 | 등록일 2010.06.13 | 수정일 2017.12.22

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  VHDL 설계-encoder

  테스트벤치 또한 일반적인 VHDL 코드와 같은 구성을 가진다. ... _8, code_7, code_6, code_5, code_4, code_3, code_2, code_1, code_0,G7I_L, G6I_L, G5I_L, G4I_L, G3I_L, ... Architecture에서 입력신호를 정의할 수 있는데, 먼저 설계한 코드의 port를 사용하기 위해 component에서 선언한 다음, 입력신호를 정의하여 시뮬레이션 하기 위한 데이터를

  리포트 | 15페이지 | 2,000원 | 등록일 2012.07.12

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  성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter

  및 소스코드 첨부합니다.modelsim 상에서 VHDL파일로 실행가능합니다. ... 성균관대 논리회로 설계실험 VHDL을 이용한 8bit decimal Counter입니다.당시 한태희 교수님이셨고, 두번째 과제였습니다.8bit decimal Counter schematic

  리포트 | 1,000원 | 등록일 2017.05.23

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  논리회로실험 - 제 7장 3비트 updown counter로 binary와 gray 코드로 설계 결과보고서

  코드를 구성하는 기본 설정(1)설계 사항-Binary/Gray code를 설계한다. ... (Binary code & Gray code)(1)state table(2)state diagram5)Binary/Gray counter-Binary counter10진법을 2진법으로 ... table-state diagram6)DIP Switch를 통한 mode 선택-1 bit 입력이 필요하기 때문에 DIP_SW을 mode선택 핀으로 사용한다.(2)어떻게 이 회로를 구성할 것인가1) VHDL

  리포트 | 20페이지 | 1,000원 | 등록일 2014.08.15

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  논리회로설계실험 스톱워치 설계과제2 결과보고서

  또한 VHDL로 작성된 코드를 RoV-Lab3000을 사용하여 직접 하드웨어로 구현해 보며 사용법에 대하여 완벽히 숙지하였다. ... 따라서 stopwatch 구현 실험에서 스위치, reset 버튼을 사용하여 동작을 제어 할 수 있는 분, 초,초의 시간을 표현하는 stopwatch VHDL 코드를 작성해 보고 RoV-Lab3000을 ... 논리회로설계 실험 설계과제 보고서 #2Stopwatch실험 배경 및 목표VHDL을 이용한 여러가지 VHDL표현 방식에 대해서 이해하였으며 그에 따른 여러 조합회로와 순차회로 설계를

  리포트 | 9페이지 | 8,000원 | 등록일 2018.01.10

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